可降低寄生电容效应的半导体封装制程及结构

摘要

一种可降低寄生电容效应的半导体封装制程及结构，其可应用于制造一覆晶型半导体封装件；且其特点在于将被动元件的布局位置设在半导体晶片的正下方，且将被动元件的二端直接藉由焊料而焊结至基板和晶片，亦即被动元件与基板之间以及被动元件与晶片之间均不设置延伸之导电迹线。此作法不只可大幅减少寄生电容效应而使得半导体晶片于高频运作时可确保其操作效能，并可附带地使得最后完成之封装件的整体尺寸较先前技术更为小型化。