发明名称 安全性关联的资料快取与结构
摘要 本发明系揭示一种密码处理系统,其包括一加密电路与一杂凑电路。一输入控制单元与输出控制单元系一起运作以一种管线方式而处理资料封包,其中该等资料封包系以单遍而移动通过该处理系统。输入控制单元系管理从一读取介面所接收的资料以及该资料于加密电路中之加密处理的起始。输出控制单元系管理输出至一写入介面的资料以及该资料于杂凑电路中之杂凑处理。资料系以未加密资料与加密资料形式而移动通过该加密电路,使得输出控制单元系可选择性送出未加密资料及/或加密资料至该杂凑电路且至一输出FIFO(先进先出)记忆体缓冲器,其系在送出完全处理后的资料至写入介面之前而于输出控制单元之控制下以操纵最后的处理。
申请公布号 TWI237974 申请公布日期 2005.08.11
申请号 TW091111173 申请日期 2002.05.27
申请人 可伦特公司 发明人 萨提思. 安南;鹤曼殊. 巴特纳加;史瓦鲁普. 阿得目书米里;詹姆士 达伦. 派克
分类号 H04L9/00 主分类号 H04L9/00
代理机构 代理人 林镒珠 台北市中山区长安东路2段112号9楼
主权项 1.一种密码处理系统,包含:(a)一密码处理器,包含:(a1)一加密电路;与(a2)一杂凑电路;及(b)一安全性关联资料快取记忆体,耦接至密码处理器,以供储存对于欲实施于该加密电路与杂凑电路中之至少二个不同的安全性通讯协定之安全性关联资料,如为对于该等不同的安全性通讯协定之各者所需。2.如申请专利范围第1项之密码处理系统,更包含一安全性关联资料缓冲器,其系耦接以供接收及储存来自该安全性关联资料快取记忆体之安全性关联资料,其为对于目前正于密码处理器之一处理管线的一部分所处理之复数个资料封包的各者。3.如申请专利范围第2项之密码处理系统,其中该处理系统系可运作以在该复数个资料封包的一者于加密电路之加密处理后而读取来自该加密电路之加密资讯,且储存该加密资讯于安全性关联资料快取记忆体。4.如申请专利范围第2项之密码处理系统,其中该安全性关联资料快取记忆体系配置在不同于该密码处理器之一晶片上。5.如申请专利范围第2项之密码处理系统,更包含:一控制电路,耦接以控制该加密电路;及一命令缓冲器,耦接至控制电路,以供储存复数个命令,各者系对应于欲由密码处理器所执行于复数个资料封包的一者之密码处理的一型式。6.如申请专利范围第5项之密码处理系统,其中该复数个命令之各者包含对于储存于该安全性关联资料快取记忆体之安全性关联资料的一部分之一指标,其对应于该命令而对应于欲执行于该复数个资料封包的一者之密码处理。7.一种储存有资料结构于其上之电脑可读取的媒体,其系用以供储存用于对应于输入加密资料之密码处理的资讯,该资料结构系包含:复数个命令,对应于密码处理以执行于输入加密资料中的复数个资料封包之各者;及编密资料,对应于该等命令之各者,其中该编密资料包括对应于用于至少二个不同的安全性通讯协定之密码处理的资料。8.如申请专利范围第7项之电脑可读取的媒体,其中该编密资料系储存于一快取记忆体,其为于如同一加密电路之相同的积体电路上。9.如申请专利范围第7项之电脑可读取的媒体,其中该编密资料系储存于其配置在一第一晶片上的一记忆体,其系耦接以提供编密资料至其配置于一第二晶片上的一加密电路。10.如申请专利范围第7项之电脑可读取的媒体,其中:该等命令之各者系识别该等不同的安全性通讯协定之一选定者,以供处理该输入加密资料;及该等命令之至少一者包含一指标,对于该编密资料之一部分,运用于所选择的安全性通讯协定以供处理该等资料封包之一者。11.如申请专利范围第10项之电脑可读取的媒体,其中该等命令之至少一者包含一指标,对于运用于其关联于所选择的安全性通讯协定之杂凑处理的监别资料。12.如申请专利范围第11项之电脑可读取的媒体,其中该等命令之至少一者包含:一读取资料指标;及一写入资料指标。13.如申请专利范围第11项之电脑可读取的媒体,其中该监别资料包含对应于该杂凑处理之一内部摘要与一外部摘要。14.如申请专利范围第7项之电脑可读取的媒体,其中:该复数个命令之一第一部分系储存于一第一记忆体中;并且该复数个命令之一第二部分系储存于一第二记忆体中。15.如申请专利范围第7项之电脑可读取的媒体,其中:该编密资料之一第一部分系储存于一第一记忆体中;并且该编密资料之一第二部分系储存于一第二记忆体中。图式简单说明:第一图系根据本发明之一种密码处理系统之系统阶层架构的方块图;第二图系运用于第一图之密码处理系统之一密码处理器的详细方块图;第三至六图系说明其为运用关连于第一图之密码处理系统之输入、输出、与安全性关联资料结构的示意图;第七图系运用于第二图之密码处理器之一加密方块的方块图;第八图系运用于第二图之密码处理器之一输入控制单元的方块图;第九图系运用于第二图之密码处理器之一输出控制单元的方块图;第十图系运用于第二图之密码处理器之一杂凑方块的方块图;及第十一图系时序图,说明于第二图之密码处理器中之资料封包的管线与杂凑通道的运用。
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