| 主权项 |
1.一种制造快闪记忆体单元之方法,包含下列之步骤:于半导体基板上形成一垫氧化膜及一垫氮化物膜;于该半导体基板中形成一沟渠;于整个结构上形成一沟渠绝缘膜,之后施行第一化学机械研磨(CMP)法以隔绝该沟渠绝缘膜;去除该垫氮化物膜,藉此使该沟渠绝缘膜之给定部份突出;执行蚀刻法,将该沟渠绝缘膜之突出部,蚀刻一给定的宽度;于整个结构上,形成一第一多晶矽层,之后施行一第二CMP法以形成一浮动闸极;以及于整个结构上,形成一介电质膜及一第二多晶矽层,之后施行蚀刻法以形成一控制闸极。2.如申请专利范围第1项之方法,其中该垫氧化膜以乾式或湿式氧化法,在温度范围700至950℃下,形成70至200埃厚,目的在于该半导体基板表面上之晶体缺陷之处理或表面处理。3.如申请专利范围第1项之方法,其中该垫氮化物膜以LP-CVD法,形成2000至3500埃厚。4.如申请专利范围第1项之方法,其中该之沟渠内倾斜表面具倾角60至85。5.如申请专利范围第1项之方法,另包含下列之步骤:在形成该沟渠之后,使用壁牺牲氧化法,于该沟渠之内表面上形成一牺牲氧化膜;去除该牺牲氧化膜并形成一壁氧化膜;以及于该沟渠之内表面上,形成一衬底氧化膜。6.如申请专利范围第5项之方法,其中以乾式或湿式氧化法,在温度范围700至1000℃下,于该沟渠之内表面上形成70至150埃厚之该牺牲氧化膜。7.如申请专利范围第5项之方法,其中以乾式或湿式氧化法,在温度范围700至1000℃下,于该沟渠之内表面上形成150至300埃厚之该牺牲氧化膜。8.如申请专利范围第5项之方法,其中以湿式氧化法,在温度范围800至1000℃下,形成100至200埃厚之该壁氧化膜。9.如申请专利范围第5项之方法,其中以湿式氧化法,在温度范围800至1000℃下,形成300至600埃厚该之壁氧化膜。10.如申请专利范围第5项之方法,其中使用DCS作为基本气体源,沈积HTO,形成50至500埃厚之该衬底氧化膜,之后于高温施行细致法。11.如申请专利范围第10项之方法,其中该细致法在N2大气下,于高温范围900至1100℃下,执行20至30分钟。12.如申请专利范围第5项之方法,其中该沟渠绝缘膜具HDP氧化膜,以用以埋藏该沟渠之间隙充填法,形成4000至10000埃厚。13.如申请专利范围第1项之方法,另包含下列步骤:形成该沟渠绝缘膜,之后在N2大气下,于高温范围900至1100℃下,执行细致法20至30分钟。14.如申请专利范围第1项之方法,其中执行该第一CMP法,使用该垫氮化物作为一蚀刻埋藏层。15.如申请专利范围第1项之方法,其中该沟渠绝缘层之突出部从垫氧化膜起,具高度约1500至3000埃。16.如申请专利范围第1项之方法,其中使用H3PO4以蚀刻法,去除该垫氮化物膜。17.如申请专利范围第1项之方法,其中藉由使用DHF或BOE及SC-1之清洗法执行用以蚀刻沟渠绝缘膜之突出部之蚀刻法,控制浸泡时间,如此使沟渠绝缘膜及浮动闸极之重叠区域变成100至300埃厚。18.如申请专利范围第1项之方法,其中藉由使用DHF或BOE及SC-1之清洗法执行用以蚀刻沟渠绝缘膜之突出部之蚀刻法,控制浸泡时间,如此使沟渠绝缘膜及浮动闸极之重叠区域变成400至600埃厚。19.如申请专利范围第1项之方法,另包含下列步骤:在第一多晶矽层形成之前,于该半导体基板之主动区上,形成具30至100埃厚之屏幕氧化膜;于该半导体基板上,施行用以形成井之离子布植法及用以控制临界电压之离子布植法以形成井区及杂质区:施行蚀刻法以去除该屏幕氧化膜;以及在温度范围750至800℃下,于该主动区上,施行湿氧化法,之后施行退火法以形成一隧道氧化膜。20.如申请专利范围第19项之方法,其中藉由使用DHF或BOE或SC-1之清洗法执行用以去除屏幕氧化膜之蚀刻法,控制浸泡时间,如此使沟渠绝缘膜突出部之大小变成0.05至0.15微米。21.如申请专利范围第19项之方法,其中藉由使用DHF或BOE或SC-1之清洗法执行用以去除该屏幕氧化膜之蚀刻法,控制浸泡时间,如此使该沟渠绝缘膜及浮动闸极之重叠区域变成600至800埃厚。22.如申请专利范围第19项之方法,其中使用N2,在温度范围900至910℃下,执行该退火法20至30分钟,以便最小化该半导体基板之界面缺陷密度。23.如申请专利范围第19项之方法,另包含下列步骤,于执行形成该隧道氧化膜之法后,执行用以将浮动闸极及沟渠绝缘膜之重叠区域控制为600至1000埃之清洗法。24.如申请专利范围第1项之方法,其中以LP-CVD法,形成800至2000埃厚之该第一多晶矽层。25.如申请专利范围第1项之方法,其中该第二CMP法包含使用该沟渠绝缘膜之突出部作为蚀刻挡止层,研磨该第一多晶矽层之给定部份,以便曝露该沟渠绝缘膜之突出部。26.如申请专利范围第1项之方法,其中均匀地形成该浮动闸极,厚度700至1200埃。27.如申请专利范围第1项之方法,其中该介电质膜形成具有氧化物∕氮化物∕氧化物结构或氧化物∕氮化物∕氧化物/氮化物结构。28.如申请专利范围第27项之方法,其中该ONO包含:使用HTO,使用DCS(SiH2C12)及N2O作为气体源,形成35至60埃厚之一第一氧化膜;藉由LP-CVD法,使用NH3及DCS气体作为反应气体,在温度范围650至800℃,l至3托低压下,于该第一氧化膜上,形成50至65埃厚之一氮化物膜;以及使用HTO,使用DCS(SiH2C12)及N2O作为气体源,在该氮化物膜上,形成35至60埃厚之一第二氧化物膜。29.如申请专利范围第1项之方法,其中该介电质膜根据裸矽,氧化至150至300埃厚。30.如申请专利范围第1项之方法,其中该第二多晶矽层具有掺杂层,所具厚度在700至2000埃。31.如申请专利范围第1项之方法,另包含下列步骤,在形成该第二多晶矽层之后,于整个结构上,形成具有500至1000埃厚之一钨层。图式简单说明:图1A至图1L是快闪记忆体单元之剖面图,用以说明本发明制造快闪记忆体单元之较佳具体实施例。 |
