乘累加装置

摘要

本发明公开了一种微处理器及计算机系统，旨在提供一种用于解决处理器中需要多种乘累加模式支持的乘累加装置。该乘累加装置包括预译码单元模块、部分积产生单元模块、Wallace树型加法单元模块、累加单元模块和最终结果单元模块，并按顺序依次连接。与现有技术相比。本发明的有益效果是：提出了一种不需要产生BOOTH编码系数的部分积联合产生方法，可以将部分积产生逻辑减少一个环节，降低部分积产生电路的时延和门数，在保证功能同时减小电路实现的代价，可以均衡各个流水级的时延，满足DSP高工作频率要求。

主权项

1、一种乘累加装置，其特征在于包括：预译码单元模块(10)、部分积产生单元模块(20)、Wallace树型加法单元模块(30)、累加单元模块(40)和最终结果单元模块(50)，所述预译码单元模块(10)、部分积产生单元模块(20)、Wallace树型加法单元模块(30)、累加单元模块(40)和最终结果单元模块(50)按顺序依次连接。