| 主权项 |
1.一种偶对叠堆闸快闪细胞元结构,至少包含:一对可微缩化字线区(WL)形成于至少包含一种第一导电型之一个井区的一个半导体基板之上,其中复数主动区(AA)及复数平行浅凹槽隔离区(STI)系交变地形成于该半导体基板之上且与该对可微缩化字线区(WL)互为垂直;一个可微缩化第二连接源/汲区(ISD2)形成于该对可微缩化字线区(WL)之间,其中该对可微缩化字线区系形成于一对第一连接源/汲区(ISD1)之间;该对第一连接源/汲区(ISD1)的每一个至少包含一种第二导电型的复数第一连接源/汲扩散区形成于该复数主动区(AA)之内的该半导体基板之表面部份及一个第一平面化氧化物层形成于它的顶部;该可微缩化第二连接源/汲区(ISD2)至少包含该第二导电型的复数第二连接源/汲扩散区形成于该复数主动区(AA)的该半导体基板之表面部份及一个第二型平面化氧化物层形成于它的顶部;以及该对可微缩化字线区的每一个由上而下至少包含一个第一侧边墙介电垫层形成于该第一平面化氧化物层的一个侧边墙之上、一个复合控制闸导电层、一个闸间介电层及复数积体化漂浮闸结构,其中该复数积体化漂浮闸结构的每一个至少包含一个主要漂浮闸层形成于该复数主动区的每一个之内的一个穿透介电层及两个延伸漂浮闸层形成于该主漂浮闸层的侧边墙之上且置于邻近平行浅凹槽隔离区(STI)之内的回蚀第一突出场氧化物层的侧边部份之上。2.如申请专利范围第1项所述之偶对叠堆闸快闪细胞元结构,其中上述之半导体基板至少包含该第一导电型的该井区形成于该第二导电型的一个井区之内且该第二导电型的一个浅埋层离子布植层形成于该半导体基板的一个表面部份。3.如申请专利范围第1项所述之偶对叠堆闸快闪细胞元结构,其中上述之两个延伸漂浮闸层的每一个系一个导电侧边墙垫层或一个延伸导电层藉由一个侧边墙介电垫层来定义且非等向地蚀刻以形成一个斜角侧边墙结构。4.如申请专利范围第1项所述之偶对叠堆闸快闪细胞元结构,其中上述之积体化漂浮闸结构的每一个系被成形为一种陡峭积体漂浮闸结构、一种双倾斜边积体化漂浮闸结构或一种单一倾斜边积体化漂浮闸结构。5.如申请专利范围第1项所述之偶对叠堆闸快闪细胞元结构,其中该对第一连接源/汲区的每一个系以所使用技术的一个最小线宽来定义而该对可微缩化字线区的每一个系藉由该第一侧边墙介电垫层来定义。6.一种无接点非及型快闪记忆阵列,至少包含:一个半导体基板至少包含一种第一导电型的一个井区,其中复数平行浅凹槽隔离区(STI)及复数主动区(AA)系交变地形成于该半导体基板之上;复数记忆串区(MSR)交变地形成于该半导体基板之上,其中该复数记忆串区的每一个系形成于一个串选择区(SSR)及一个接地选择区(GSR)之间;复数偶对叠堆闸快闪细胞元结构形成于该复数记忆串区(MSR)的每一个之内,其中该复数偶对叠堆闸快闪细胞元结构的每一个至少包含一对可微缩化字线区(WL)形成于一对第一连接源/汲区(ISD1)之间及一个可微缩化第二连接源/汲区(ISD2)形成于该对可微缩化字线区(WL)之间;该对可微缩化字线区(WL)的每一个由上而下至少包含一个第一侧边墙介电垫层形成于该第一连接源/汲区的一个侧边墙之上、一个复合控制闸导电层、一个闸间介电层及复数积体化漂浮闸结构,其中该复数积体化漂浮闸结构的每一个至少包含一个主漂浮闸层形成于一个穿透介电层之上及两个延伸漂浮闸层形成于邻近回蚀第一突出场氧化物层的侧边部份之上;该对第一连接源/汲区(ISD1)的每一个至少包含一种第二导电型的复数第一连接源/汲扩散区形成于该复数主动区(AA)之内的该半导体基板之表面部份及一个第一平面化氧化物层形成于它的顶部;该可微缩化第二连接源/汲区(ISD2)至少包含该第二导电型的复数第二连接源/汲扩散区形成于该复数主动区(AA)的该半导体基板之表面部份及一个第二平面化氧化物层形成于它的顶部;该串/接地选择区(SSR/GSR)至少包含一对可微缩化串/接地选择线区(SSL/GSL)形成于该对第一连接源/汲区(ISD1)之间及一个可微缩化共汲/源区(CDR/CSR)形成于该对可微缩化串/接地选择线区(SSL/GSL)之间;该对可微缩化串/接地选择线区(SSL/GSL)的每一个由上而下至少包含一个第二侧边墙介电垫层形成于该第一连接源/汲区(ISD1)的一个侧边墙之上、一个串/接地选择线导电层、一个闸间介电层及复数积体化漂浮闸结构,其中该复数积体化漂浮闸结构的每一个至少包含一个主漂浮闸层形成于一个穿透介电层之上及两个延伸漂浮闸层形成于邻近回蚀第一突出场氧化物层的侧边部份之上;该可微缩化共源/汲区(CSR/CDR)至少包含该第一导电型的复数共源/汲扩散区形成于该对可微缩化接地/串选择线区(GSL/SSL)之间的该复数主动区(AA)之内的该半导体基板之表面部份、一对第三侧边墙介电垫层形成于该可微缩化接地/串选择线区(GSL/SSL)的侧边墙之上且置于由该穿透介电层及一个回蚀第二突出场氧化物层所交变地组成的一个平坦表面之上及该第二导电型的复数高掺杂源/汲扩散区形成于该对第三侧边墙介电垫层之间的该复数共源/汲扩散区之内;一个共源导电管线形成于该对第三侧边墙介电垫层之间且置于由该复数高掺杂源扩散区的每一个及位于该可微缩化共源区(CSR)之内的一个回蚀第三突出场氧化物层所交变地组成的一个平坦床上,其中一个第三平面化氧化物层系形成于该对第三侧边墙介电垫层之间且置于该共源导电管线之上;复数共汲导电岛形成于该可微缩化共汲区(CDR)之内的该对第三侧边墙介电垫层之间且置于形成于该复数共汲扩散区之内的该复数高掺杂汲扩散区之上;以及复数金属位元线连同位于该可微缩化共汲区(CDR)之内的该复数共汲导电岛对准于该复数主动区(AA)之上来同时成形。7.如申请专利范围第6项所述之无接点非及型快闪记忆阵列,其中上述之半导体基板至少包含该第一导电型的该井区形成于该第二导电型的一个井区之内且该第二导电型的一个浅埋层离子布植层系形成于该半导体基板的一个表面部份。8.如申请专利范围第6项所述之无接点非及型快闪记忆阵列,其中上述之复数偶对叠堆闸快闪细胞元结构的每一个之内的该复数积体化漂浮闸结构系非等向地蚀刻来形成一种陡峭积体化漂浮闸结构而该复数第一/第二连接源/汲扩散区的每一个系藉由自动对准的方式将掺杂质跨过该穿透介电层植入该复数主动区(AA)的每一个之内的该半导体基板之一个表面部份。9.如申请专利范围第6项所述之无接点非及型快闪记忆阵列,其中上述之复数偶对叠堆闸快闪细胞元结构的每一个之内的该复数积体化漂浮闸结构系非等向地蚀刻成具有一个斜角侧边墙结构分别位于该第一/可微缩化第二连接源/汲区(ISD1/ISD2)之内的一种双倾斜边漂浮闸结构而该复数第一/第二连接源/汲扩散区的每一个系藉由自动对准的方式将掺杂质跨过该斜角侧边墙结构及该穿透介电层植入该复数主动区(AA)的每一个之内的该半导体基板之一个表面部份来形成一种横向倾斜掺杂分布。10.如申请专利范围第6项所述之无接点非及型快闪记忆阵列,其中上述之复数偶对叠堆闸快闪细胞元结构的每一个之内的该复数积体化漂浮闸结构系非等向地蚀刻成具有一个斜角侧边墙结构形成于该对第一连接源/汲区的每一个之内的一种单一倾斜边积体化漂浮闸结构而及该复数第一连接源/汲扩散区的每一个系藉由自动对准的方式将掺杂质跨过该斜角侧边墙结构及该穿透介电层植入该复数主动区(AA)的每一个之内的该半导体基板之一个表面部份来形成一种横向倾斜掺杂分布。11.如申请专利范围第6项所述之无接点非及型快闪记忆阵列,其中上述之可微缩化串/接地选择线区(SSL/GSL)之内的该复数积体化漂浮闸结构经非等向地蚀刻成一种陡峭漂浮闸结构系由掺杂复晶矽或掺杂非晶矽所组成而该串/接地选择线导电层藉由该第二侧边墙介电垫层来定义至少包含一个钨(W)或矽化钨(WSi2)层置于一个高掺杂复晶矽层之上。12.如申请专利范围第6项所述之无接点非及型快闪记忆阵列,其中该对可微缩化串/地选择线区(SSL/GSL)的每一个之内的该复数漂浮闸结构经非等向地蚀刻成一种单一斜角积体化漂浮闸结构形成于邻近第一连接源/汲区(ISD1)之内系由掺杂复晶矽或掺杂非晶矽所组成而该串/接地选择线导电层藉由该第二侧边墙介电垫层来定义至少包含一个钨(W)或矽化钨(WSi2)层置于一个高掺杂复晶矽层之上。13.如申请专利范围第6项所述之无接点非及型快闪记忆阵列,其中上述之第一侧边墙介电垫层系用来定义位于该对可微缩化字线区(WL)的每一个之内的该复合控制闸导电层而该复合控制闸导电层至少包含一个钨(W)或矽化钨(WSi2)层置于一个高掺杂复晶矽层之上。14.一种无接点非及型快闪记忆阵列,至少包含:一个半导体基板至少包含一种第一导电型的一个井区形成于一种第二导电型的一个井区之内,其中复数平行浅凹槽隔离区(STI)及复数主动区(AA)系交变地形成于该半导体基板之上;复数记忆串区(MSR)交变地形成于该半导体基板之上,其中该复数记忆串区(MSR)的每一个位于一个串选择区(SSR)及一个接地选择区(GSR)之间至少包含复数偶对叠堆闸快闪细胞元结构;该复数偶对叠堆闸快闪细胞元结构的每一个至少包含一对可微缩化字线区(WL)藉由一对第一侧边墙介电垫层形成于邻近第一连接源/汲区(ISD1)的侧边墙之上来定义及一个可微缩化第二连接源/汲区(ISD2)形成于该对可微缩化字线区(WL)之间,其中该对可微缩化字线区(WL)的每一个由上而下至少包含一个第一侧边墙介电垫层、一个复合控制闸导电层、一个闸间介电层及复数积体化漂浮闸结构,其中该复数积体化漂浮闸结构的每一个至少包含一个主漂浮闸层形成于一个穿透介电层之上及两个延伸漂浮闸层形成于邻近回蚀第一突出场氧化物层的侧边部份之上;该第一/可微缩化第二连接源/汲区(ISD1/ISD2)至少包含该第二导电型的复数第一/第二连接源/汲扩散区,其中该复数第一/第二源/汲扩散区系藉由自动对准的方式将掺杂质跨过一种斜角侧边墙结构及该穿透介电层植入该复数主动区之内的该半导体基板之表面部份来形成一种横向倾斜掺杂分布;该串/接地选择区(SSR/GSR)至少包含一对可微缩化串/接地选择线区(SSL/GSL)形成于一对第一连接源/汲区(ISD1)之间及一个可微缩化共汲/源区(CDR/CSR)形成于该对可微缩化串/接地选择线区(SSL/GSL)之间;该对可微缩化串/接地选择线区(SSL/GSL)的每一个由上而下至少包含一个第二侧边墙介电垫层用来定义该对可微缩化串/接地选择线区(SSL/GSL)的每一个、一个串/接地选择线导电层、一个闸间介电层及复数积体化漂浮闸结构,其中该复数积体化漂浮闸结构的每一个至少包含一个主漂浮闸层形成于一个穿透介电层之上及两个延伸漂浮闸层形成于该主漂浮闸层的侧边墙之上且置于邻近回蚀第一突出场氧化物层之上;该可微缩化共汲/源区(CDR/CSR)至少包含该第一导电型的复数共汲/源扩散区形成于该对可微缩化串/接地选择线区(SSL/GSL)之间的该复数主动区(AA)之内的该半导体基板之表面部份及一对第三侧边墙介电垫层形成于该对可微缩化串/接地选择线区(SSL/GSL)的侧边墙之上且置于由该穿透介电层及一个回蚀第二突出场氧化物层所交变地组成的一个平坦表面之上及该第二导电型的复数高掺杂汲/源扩散区形成于该复数共汲/源扩散区之内;一个共源导电管线形成于该对第三侧边墙介电垫层之间且置于由一个回蚀第三突出场氧化物层及位于该可微缩化共源区(CSR)之内的该复数高掺杂源扩散区的每一个所交变地组成的一个平坦床上,其中一个第三平面化氧化物层系形成于该对第三侧边墙介电垫层之间且置于该共源导电管线之上;复数共汲导电岛形成于该对第三侧边墙介电垫层之间且置于该可微缩化共汲区(CDR)之内的该复数高掺杂汲扩散区之上;以及复数金属位元线连同位于该可微缩化共汲区(CDR)之内的该复数共汲导电岛对准于该复数主动区(AA)之上来同时成形。15.如申请专利范围第14项所述之无接点非及型快闪记忆阵列,其中上述之第二导电型的一个浅埋层离子布植层系形成于该半导体基板的一个表面部份。16.如申请专利范围第14项所述之无接点非及型快闪记忆阵列,其中上述之共源导电管线至少包含一个钨(W)或矽化钨(WSi2)层置于一个高掺杂复晶矽之上、一个高掺杂复晶矽层或一个钨(W)或矽化钨(WSi2)层衬有一个障碍金属层而该复数共汲导电岛的每一个至少包含一个钨(W)或矽化钨(WSi2)岛置于一个高掺杂复晶矽岛之上、一个高掺杂复晶矽岛或一个钨(W)或矽化钨(WSi2)岛衬有一个障碍金属层。17.如申请专利范围第14项所述之无接点非及型快闪记忆阵列,其中上述之两个延伸漂浮闸层的每一个至少包含一个导电侧边墙垫层或一个延伸导电层藉由一个侧边墙介电垫层来定义且非等向地蚀刻成该斜角侧边墙结构。18.如申请专利范围第14项所述之无接点非及型快闪记忆阵列,其中上述之复合控制闸导电层至少包含一个矽化钨(WSi2)或钨(W)层置于一个高掺杂复晶矽层之上而该闸间介电层至少包含一个二氧化矽/氮化矽/二氧化矽(ONO)结构或一个氮化矽/二氧化矽(NO)结构。19.如申请专利范围第14项所述之无接点非及型快闪记忆阵列,其中上述之复数金属位元线的每一个至少包含一个钨(W)、铝(Al)或铜(Cu)层置于一个障碍金属层之上。20.如申请专利范围第14项所述之无接点非及型快闪记忆阵列,其中上述之复数积体化漂浮闸结构的每一个系被成形为一种陡峭积体化漂浮闸结构、一种双斜边积体化漂浮闸结构具有该斜角侧边墙结构位于该第一连接源/汲区(ISD1)及该可微缩化第二连接源/汲区(ISD2)之内或一种单一斜边漂浮闸结构具有该斜角侧边墙结构位于该第一连接源/汲区(ISD1)之内。图式简单说明:图一A及图一B显示一种传统非及型快闪记忆阵列的简要图示,其中图一A显示一个简要顶视布建图;图一B显示图一A所示之沿着一个A-A'线的一个简要剖面图。图二A及图二B揭示本发明之各种不同串/接地选择区的简要剖面图,其中图二A(a)及图二A(b)分别显示一个第一型串选择区(SSR)及一个第一型接地选择区(GSR)的简要剖面图;图二B(a)及图二B(b)分别显示一个第二型串选择区(SSR)及一个第二型接地选择区(GSR)的简要剖面图。图三A至图三C揭示本发明之各种不同偶对叠堆闸快闪细胞元结构的简要剖面图,其中图三A显示一种第一型偶对叠堆闸快闪细胞元结构的一个简要剖面图;图三B显示一种第二型偶对叠堆闸快闪细胞元结构的一个简要剖面图;以及图三C显示一种第三型偶对叠堆闸快闪细胞元结构的一个简要剖面图。图四A至图四C揭示根据图二A、图二B及图三A至图三C所组合的本发明之各种不同非及型快闪记忆阵列之简要剖面图,其中图四A显示一种第一型非及型快闪记忆阵列的一个简要剖面图;图四B显示一种第二型非及型快闪记忆阵列的一个简要剖面图;以及图四C显示一种第三型非及型快闪记忆阵列的一个简要剖面图。图五A至图五C揭示本发明之各种不同无接点非及型快闪记忆阵列的简要剖面图,其中图五A显示一种第一型无接点非及型快闪记忆阵列的一个简要剖面图;图五B显示一种第二型无接点非及型快闪记忆阵列的一个简要剖面图;以及图五C显示一种第三型无接点非及型快间记忆阵列的一个简要剖面图。图六A至图六F显示制造本发明之各种不同的无接点非及型快闪记忆阵列之一种第一型积体化漂浮闸结构的制程步骤及其剖面图。图七A至图七C显示制造本发明之各种不同的无接点非及型快闪记忆阵列之一种第二型积体化漂浮闸结构的制程步骤及其剖面图。图八A至图八K显示制造本发明的一种第一型无接点非及型快闪记忆阵列之接续图六F或图七C的制程步骤及其剖面图。图九A至图九C显示制造本发明的一种第二型无接点非及型快闪记忆阵列之接续图八A的简化制程步骤及其剖面图。图十A至图十C显示制造本发明的一种第三型无接点非及型快闪记忆阵列之接续图八A的简化制程步骤及其剖面图。 |
