| 主权项 |
1.一种非挥发性记忆体阵列,其包括:复数个记忆体单元,至少该等记忆体单元之一包括一三端子非挥发性储存元件,其系用于储存该至少一个记忆体单元之一逻辑状态;复数个用于耦合至该等记忆体单元的写入线,其系选择性地写入该记忆体阵列内一个或多个记忆体单元;以及复数个用于耦合至该等记忆体单元的位元线及字元线,其系选择性地读取及写入该记忆体阵列内一个或多个记忆体单元;其中该记忆体阵列组态设定为消除对一传送闸之一需要,其系用于耦合至该至少一个记忆体单元内一对应非挥发性储存元件。2.如申请专利范围第1项之记忆体阵列,其中:该等字元线实质上垂直于该等位元线配置;以及该等写入线实质上关于该等字元线及位元线成对角地配置,使得不会有耦合至一相同写入线的两个记忆体单元共用一相同字元线或位元线。3.如申请专利范围第2项之记忆体阵列,其中每个该等记忆体单元之至少一部分系用于在一位元线及一对应字元线之一交点耦合。4.如申请专利范围第1项之记忆体阵列,其中:该等字元线实质上垂直于该等位元线配置;以及该等写入线实质上平行于至少该等字元线及位元线之一配置。5.如申请专利范围第1项之记忆体阵列,其中该非挥发性储存元件之一第一端子耦合至一对应写入线,该非挥发性储存元件之一第二端子耦合至一对应字元线及该非挥发性储存元件之一第三端子耦合至一对应位元线。6.如申请专利范围第1项之记忆体阵列,其中该至少一个记忆体单元可选择性地操作至少:一第一模式,其中读取该至少一个记忆体单元之一逻辑状态;以及一第二模式,其中该至少一个记忆体单元写入一预定逻辑状态。7.如申请专利范围第6项之记忆体阵列,其中该第一模式包含决定该非挥发性储存元件之该等第二及第三端子间一区域的一传导性,该传导性代表该至少一个记忆体单元之该逻辑状态。8.如申请专利范围第7项之记忆体阵列,其中该操作第一模式中,该非挥发性储存元件内该等第二及第三端子间该区域之该传导性藉由执行至少下列之一决定:在该非挥发性储存元件之该等第二及第三端子施加一预定电压电位,且实质上同时测量穿过该非挥发性储存元件之该等第二及第三端子间该区域的一电流;以及在该非挥发性储存元件之该等第二及第三端子间的该区域施加一预定电流,且实质上同时测量该非挥发性储存元件之该等第二及第三端子的一电压。9.如申请专利范围第6项之记忆体阵列,其中该非挥发性储存元件系一铁电闸极场效电晶体(ferroelectric gate field-effect transistor;FeGFET),该第一端子系该FeGFET之一闸极端子,该第二端子系该FeGFET之一第一汲极/源极端子,以及该第三端子系该FeGFET之一第二汲极/源极端子。10.如申请专利范围第9项之记忆体阵列,其中该操作第二模式中,藉由在该FeGFET之该闸极端子及至少该FeGFET的该等第一及第二端子之一间施加一电压电位写入该至少一个记忆体单元之该逻辑状态,使得该FeGFET内一铁电闸极介电质层内产生一电场,其至少等于与该铁电闸极介电质层相关之一矫顽场,从而将该记忆体单元之该逻辑状态储存于该FeGFET内,该逻辑状态至少部分藉由该施加电场之一方向决定。11.如申请专利范围第9项之记忆体阵列,其中该第二模式包含:对该FeGFET之该第一汲极/源极端子及该第二汲极/源极端子至少之一施加一第一电压,该第一电压具有小于该FeGFET内该铁电闸极介电质层之一矫顽电压VC的大小;以及对该FeGFET之该闸极端子施加一第二电压,该第二电压具有一大小及极性,当与该第一电压相加时其产生至少等于该FeGFET内该铁电闸极介电质层之该矫顽电压VC的一电压电位。12.如申请专利范围第11项之记忆体阵列,其中该第一电压具有实质上等于该矫顽电压二分之一(VC/2)的一电位,以及该第二电压具有实质上等于该矫顽电压二分之一的一电位及与该第一电压之一极性相反的一极性(-VC/2)。13.如申请专利范围第6项之记忆体阵列,其中该至少一个记忆体单元进一步可选择性地操作至少一第三模式,其中该非挥发性储存元件之该等第一、第二及第三端子的一电压电位实质上相等,从而保持该至少一个记忆体单元之该逻辑状态。14.如申请专利范围第1项之记忆体阵列,其中至少两个记忆体单元以一垂直尺寸在彼此顶部堆叠。15.一种形成一非挥发性记忆体阵列的方法,其包括下列步骤:提供复数个记忆体单元,至少一个记忆体单元包括一三端子非挥发性储存元件,用以储存该至少一个记忆体单元之一逻辑状态;以及将该等记忆体单元耦合至复数个写入线、位元线及字元线,用以选择性读取及写入该记忆体阵列内一个或多个记忆体单元之该逻辑状态,该等记忆体单元系用于耦合至该等写入线、位元线及字元线,以便消除对于一传送闸极之一需要,其系耦合至该至少一个记忆体单元内一对应非挥发性储存元件。16.如申请专利范围第15项之方法,其中将该等记忆体单元耦合至该等复数个写入线、位元线及字元线之该步骤包含:将每个非挥发性储存元件之一第一端子连接至一对应写入线;将每个非挥发性储存元件之一第二端子连接至一对应字元线;以及将每个非挥发性储存元件之一第三端子连接至一对应位元线。17.如申请专利范围第15项之方法,其进一步包括下列步骤:将该等复数个字元线之至少一部分配置成实质上垂直于该等复数个位元线之至少一部分;以及将该等复数个写入线之至少一部分配置成实质上关于该等字元线及位元线成对角,使得不会有耦合至一相同写入线的两个记忆体单元共用一相同字元线或位元线。18.如申请专利范围第15项之方法,其进一步包括下列步骤:在一操作第一模式中,选择性地读取该至少一个记忆体单元之一逻辑状态;以及在一操作第二模式中,选择性地写入该至少一个记忆体单元之一逻辑状态。19.如申请专利范围第18项之方法,其中读取该至少一个记忆体单元之该逻辑状态的该步骤包含决定该非挥发性储存元件之该等第二及第三端子间一区域的一传导性,该传导性代表该至少一个记忆体单元之该逻辑状态。20.如申请专利范围第19项之方法,其中决定一通道区域之该传导性的该步骤包含至少下列之一:在该非挥发性储存元件之该等第二及第三端子施加一预定电压电位,且实质上同时测量穿过该非挥发性储存元件之该等第二及第三端子间该区域的一电流;以及在该非挥发性储存元件之该等第二及第三端子间的该区域施加一预定电流,且实质上同时测量该非挥发性储存元件之该等第二及第三端子的一电压。21.如申请专利范围第18项之方法,其中该非挥发性储存元件系一铁电闸极场效电晶体(ferroelectric gatefield-effect transistor;FeGFET),该第一端子系该FeGFET之一闸极端子,该第二端子系该FeGFET之一第一汲极/源极端子,以及该第三端子系该FeGFET之一第二汲极/源极端子。22.如申请专利范围第21项之方法,其中写入该至少一个记忆体单元之该逻辑状态的该步骤包含在该FeGFET内一铁电闸极介电质层内产生一电场,其至少等于与该铁电闸极介电质层相关之一矫顽场,从而将该记忆体单元之该逻辑状态储存于该FeGFET内,该逻辑状态至少部分藉由该施加电场之一方向决定。23.如申请专利范围第21项之方法,其中写入该至少一个记忆体单元之该逻辑状态的该步骤包含:对该FeGFET之该第一汲极/源极端子及该第二汲极/源极端子至少之一施加一第一电压,该第一电压具有小于该FeGFET内该铁电闸极介电质层之一矫顽电压VC的大小;以及对该FeGFET之该闸极端子施加一第二电压,该第二电压具有一大小及极性,当与该第一电压相加时其在该FeGFET内的该铁电闸极介电质层产生至少等于该铁电闸极介电质层之该矫顽电压VC的一电压电位。24.如申请专利范围第23项之方法,其中该第一电压具有实质上等于该矫顽电压二分之一(VC/2)的一电位,以及该第二电压具有实质上等于该矫顽电压二分之一的一电位及与该第一电压之一极性相反的一极性(-VC/2)。25.如申请专利范围第15项之方法,其进一步包括以一垂直尺寸在彼此顶部堆叠两个或更多记忆体单元之步骤。26.一种用于包括复数个位元线、字元线及写入线之一记忆体阵列内的记忆体单元,该记忆体单元包括:一用于储存该记忆体单元之一逻辑状态的非挥发性储存元件,该非挥发性储存元件包括第一、第二及第三端子;其中该非挥发性储存元件之该等第一、第二及第三端子系分别用于耦合至该记忆体阵列内一对应位元线、字元线及写入线,以便消除对于耦合至该非挥发性储存元件之一传送闸极的一需要。图式简单说明:图1系描述根据本发明一方面形成的说明性非挥发性记忆体阵列至少一部分之电路示意图;图2系说明图1所示记忆体阵列简化电路之电路示意图;图3系说明根据本发明用于读取图1所示记忆体阵列内选择记忆体单元之示范性信号的逻辑时序图;图4系说明根据本发明用于写入图1所示记忆体阵列内选择记忆体单元之示范性信号的逻辑时序图;图5系描述根据本发明另一方面形成的说明性非挥发性记忆体阵列至少一部分之电路示意图;图6系说明图5所示记忆体阵列简化电路之电路示意图;图7系说明根据本发明用于读取图5所示记忆体阵列内选择记忆体单元之示范性信号的逻辑时序图;图8系说明根据本发明用于写入图5所示记忆体阵列内选择记忆体单元之示范性信号的逻辑时序图。 |
