| 主权项 |
1.一种堆叠式半导体元件之制造方法,包含有下列步骤:a)在一基板,其上具有一预定之电路布局以及一孔槽,之一侧设置一暂时基层;b)将一第一晶粒容设于该基板之孔槽中,并贴附在该暂时基层上;c)将一第二晶粒堆叠于该第一晶粒之上;d)设置一隔离层于该基板上以及该孔槽中,藉以包覆该第一晶粒与该第二晶粒,以及e)移除该暂时基层。2.依据申请专利范围第1项所述之堆叠式半导体元件之制造方法,更包含有在步骤b)中,利用金线电性连接该第一晶粒与该基板之电路布局以及在步骤c)中,利用金线电性连接该第二晶粒与该基板之电路布局之步骤。3.依据申请专利范围第1项所述之堆叠式半导体元件之制造方法,更包含有在步骤c之后,利用金线电性连接该第一晶粒、该第二晶粒与该基板之电路布局之步骤。4.依据申请专利范围第1项所述之堆叠式半导体元件之制造方法,更包含有在步骤c之前设置一黏着层于该第一晶粒上,而该第二晶粒是贴附于该黏着层上。5.依据申请专利范围第1项所述之堆叠式半导体元件之制造方法,更包含有在步骤c)之前,利用金线电性连接该第一晶粒与该基板之电路布局以及设置一黏着层于该第一晶粒上并包覆至少一部分之金线。6.依据申请专利范围第1项所述之堆叠式半导体元件之制造方法,其中该第二晶粒具有至少一部分是贴附于该基板上。7.依据申请专利范围第1项所述之堆叠式半导体元件之制造方法,其中该暂时基层为一聚亚胺胶带(polyimide tape, PI tape)或是一聚乙烯对苯甲二脂胶带(polyethylene terephthalate tape, PET tape)或是一聚脂膜(polyester film)。8.一种堆叠式半导体元件之制造方法,包含有下列步骤:a)在一基板,其上具有一预定之电路布局以及一孔槽,之一侧设置一暂时基层;b)将一第一晶粒容设于该基板之孔槽中,并贴附在该暂时基层上;c)设置一黏着层于该基板之孔槽中;d)将一第二晶粒堆叠于该第一晶粒之上,以及e)移除该暂时基层。9.依据申请专利范围第8项所述之堆叠式半导体元件之制造方法,更包含有在步骤b中,利用金线电性连接该第一晶粒与该基板之电路布局以及在步骤d中,利用金线电性连接该第二晶粒与该基板之电路布局之步骤。10.依据申请专利范围第8项所述之堆叠式半导体元件之制造方法,更包含有在步骤d之后,利用金线电性连接该第一晶粒、该第二晶粒与该基板之电路布局之步骤。11.依据申请专利范围第8项所述之堆叠式半导体元件之制造方法,更包含有在步骤d之后设置一隔离层于该基板上,藉以包覆该第一晶粒。12.依据申请专利范围第9项所述之堆叠式半导体元件之制造方法,其中该黏着层具有一部分设置于该基板上以包覆至少一部分之该等金线。13.依据申请专利范围第8项所述之堆叠式半导体元件之制造方法,其中该黏着层设置于该第一晶粒上与该基板上,而该第二晶粒具有一部分是藉由该黏着层而贴附于该基板上。14.依据申请专利范围第8项所述之堆叠式半导体元件之制造方法,其中该暂时基层为一聚亚胺胶带(polyimide tape, PI tape)或是一聚乙烯对苯甲二脂胶带(polyethylene terephthalate tape, PET tape)或是一聚脂膜(polyester film)。图式简单说明:第一图至第七图系本发明第一较佳实施例之制作流程图;第八图系本发明第二较佳实施例之剖视图;第九图系本发明第三较佳实施例之剖视图,以及第十图系本发明第三较佳实施例之顶视图。 |
