| 摘要 |
本发明提供一种具备可抑制晶片面积增加，且可将写入速度予以高速化之非挥发性半导体记忆装置之半导体积体电路装置。该半导体积体电路装置具备：总体位元线(GBL)；第一、第二区段位元线(SBL【A】、SBL【B】)；将GBL连接于SBL【A】之第一区段选择电晶体(SST【A】)；将GBL连接于SBL【B】之第二区段选择电晶体(SST【B】)；选择SST【A】及SST【B】之任一之区段选择电路(111)；及接受GBL之电位，并且供给电位至GBL之资料锁存电路(DL)。资料锁存电路(DL)具备：放大来自SBL【A】及SBL【B】之读取资料之资料放大电路(SLC)；保持对SBL【A】之写入资料及读取资料之第一资料保持电路(LC【A】)；及保持对SBL【B】之写入资料及读取资料之第二资料保持电路(LC【B】)。 |
