| 主权项 |
1.一种薄膜电晶体制造方法,其包含下列步骤:提供一基板;于该基板上方形成复数个多晶矽结构;于该等多晶矽结构上方形成一绝缘层;于该绝缘层上方形成复数个闸极构造;于该等闸极构造上方形成一罩幕;利用该罩幕对该绝缘层进行蚀刻,使得该等闸极构造下方及之间之绝缘层厚度大于其它区域之绝缘层厚度;以及移除该罩幕后利用具有不同厚度之该绝缘层与该等闸极构造来对该基板进行一掺杂植入制程,进而能于该基板上同时定义出复数个通道区域、至少一轻掺杂区域以及至少一重掺杂之源/汲极区域。2.如申请专利范围第1项所述之薄膜电晶体制造方法,其中该绝缘层之材质系为氧化矽、氮化矽或其组合。3.如申请专利范围第1项所述之薄膜电晶体制造方法,其中该罩幕系为一光阻。4.如申请专利范围第1项所述之薄膜电晶体制造方法,其中该掺质植入制程系为一布植能量与剂量维持定値之N型离子布植制程。5.一种薄膜电晶体构造,其包含:一基板;复数个闸极构造;以及一绝缘层,形成于该闸极构造与该多晶矽结构之间,而该等闸极构造下方及之间之绝缘层厚度系大于其它区域之绝缘层厚度,而利用具有不同厚度之该绝缘层与该等闸极构造便可对该基板进行一掺杂植入制程,进而能于该基板上同时定义出复数个通道区域、至少一轻掺杂区域以及至少一重掺杂之源/汲极区域。6.如申请专利范围第5项所述之薄膜电晶体构造,其中该遮蔽层之材质系为氧化矽、氮化矽或其组合。7.如申请专利范围第5项所述之薄膜电晶体构造,其中该薄膜电晶体系属于N通道金氧半电晶体(NMOS)。8.如申请专利范围第5项所述之薄膜电晶体构造,其中该基板包含有一透光基板与一低温多晶矽层。9.如申请专利范围第5项所述之薄膜电晶体构造,其中该通道区域之长度系小于6微米。10.如申请专利范围第5项所述之薄膜电晶体构造,其中该等闸极构造下方之遮蔽层厚度系为200至10000埃之间。11.如申请专利范围第5项所述之薄膜电晶体构造,其系完成于一积体电路晶片中。12.如申请专利范围第5项所述之薄膜电晶体构造,其系完成于一平面显示器中。13.如申请专利范围第5项所述之薄膜电晶体构造,其更包含有复数个多晶矽构造,其系形成于该基板与该绝缘层之间。图式简单说明:第一图:其系一薄膜电晶体液晶显示器(TFTLCD)之一单元电路方块示意图第二图(a)(b):其系自行对准闸极间薄膜电晶体结构之习用制程部份示意图。第三图(a)(b)(c):其系本案为改善上述习用缺失所发展出来之具有自行对准闸极间轻掺杂(Self-AlignIntra-Gate Lightly Doping,SA-IGLD)区域之薄膜电晶体制造步骤示意图。 |
