| 主权项 |
1.一种半导体记忆装置,包含:一记忆单元,包含一介电层的一部分;以及复数个防熔元件,包含该介电层的另一部分,该复数个防熔元件系以一个串联着另一个的方式连接在一起的。2.如申请专利范围第1项的半导体记忆装置,更包含:一电源,连接至该记忆单元与该复数个防熔元件,该电源之一电压的一半系施加横越过该介电层的该一部分,利用该复数个防熔元件数量来划分该电源之该电压所得的一电压则系施加横越过该介电层的该另一部分。3.如申请专利范围第1项的半导体记忆装置,更包含一半导体基板,其包含一MOS晶体管,其中,该记忆单元包含有一电容,该电容包含属于该介电层之一侧表面上所设置的一第一导电层之一第一部分的一电容第一电极、与属于遍及该半导体基板所设置的一第二导电层之一第一部分的一电容第二电极,该电容第一与第二电极之间已经插入该介电层的一部分,其中,该复数个防熔元件包含有一第一防熔导线与一第二防熔导线,该第一防熔导线包含属于该第一导电层之一第二部分的一防熔第一电极,与属于该第二导电层之一第二部分的一防熔第二电极,该第二防熔导线包含该防熔第一电极,与属于该第二导电层之一第三部分的一防熔第三电极,该防熔第一、第二电极与该防熔第一、第三电极已经各自插入在该介电层之另一部分的一部分与另一部分之间,该防熔第二与第三电极彼此为电分离状态的,其中,该防熔第二与第三电极其中之一系耦合至该MOS晶体管,且该防熔第二与第三电极其他一个则系通常施加以一电源电压,该电源电压是大于用来对该记忆单元之该电容进行充电的一操作电压。4.如申请专利范围第3项的半导体记忆装置,其中,该操作电压是低于用来刺穿该介电层的一破坏电压,且该电源电压之一半是低于该破坏电压。5.如申请专利范围第4项的半导体记忆装置,其中,该第一与第二防熔元件系因在该MOS晶体管为导电状态时、将高于该电源电压的一电压施加至该防熔第二与第三电极其他一个而造成短路的。6.如申请专利范围第5项的半导体记忆装置,其中,该介电层之该另一部分的该其他部分会提供该防熔第二与第三电极间的电绝缘状态。7.如申请专利范围第5项的半导体记忆装置,其中,该防熔第二与第三电极其他一个系连接至用于外部连接的一导电层部,且该导电层部系在该MOS晶体管之一闸极形成制程期间所形成的。8.如申请专利范围第5项的半导体记忆装置,其中,该防熔第二与第三电极其他一个系连接至用于外部连接的一扩散区域,且该扩散区域系在该MOS晶体管之源极与汲极所用之扩散区域形成制程期间所形成的。9.如申请专利范围第1项的半导体记忆装置,更包含一半导体基板,其包含一MOS晶体管,其中,该记忆单元包含有一电容,该电容包含属于该介电层之一侧表面上所设置的一第一导电层之一第一部分的一电容第一电极、与属于遍及该半导体基板所设置的一第二导电层之一第一部分的一电容第二电极,该电容第一与第二电极之间已经插入该介电层的一部分,其中,该复数个防熔元件包含有一第一防熔导线、一第二防熔导线与一第三防熔导线,该第一防熔导线包含属于该第一导电层之一第二部分的一防熔第一电极、与属于该第二导电层之一第二部分的一防熔第二电极,该第二防熔导线包含该防熔第一电极、与属于该第二导电层之一第三部分的一防熔第三电极,该防熔第二与第三电极彼此为电分离状态的,该第三防熔导线包含属于该第一导电层之一第三部分的一防熔第四电极,与属于该第二导电层之一第四部的一防熔第五电极,该防熔第四电极与该防熔第一电极彼此为电分离状态的,该防熔第五电极与该防熔第三电极彼此为电连接状态的,该防熔第一与第二电极、该防熔第一与第三电极、以及该防熔第四与第五电极之间已经各自插入该介电层之另一部分的第一、第二、与第三部分,其中,该防熔第二电极系耦合至该MOS晶体管,且该防熔第四电极则系通常施加以一电源电压,该电源电压是大于用来对该记忆单元之该电容进行充电的一操作电压。10.如申请专利范围第9项的半导体记忆装置,其中,该防熔第三与第五电极系藉着一导电层部而相互连接的,且该导电层部系在该MOS晶体管之一闸极形成制程期间所形成的。11.如申请专利范围第9项的半导体记忆装置,其中,该防熔第三与第五电极系藉着一扩散区域而相互连接的,且该扩散区域系在该MOS晶体管之源极与汲极所用之扩散区域形成制程期间所形成的。12.如申请专利范围第9项的半导体记忆装置,其中,该防熔第四电极系连接至用于外部连接的一导体。图式简单说明:图1是一半导体记忆装置的一部分之横剖面图,该装置的另一部分系显示在解说本发明一实施例的图7中。图2是对应于图1之防熔电路。图3是一半导体记忆装置的一部分之横剖面图,该装置的另一部分系显示在解说本发明另一实施例的图7中。图4是对应于图3之防熔电路。图5是一半导体记忆装置的一部分之横剖面图,该装置的另一部分系显示在解说本发明另一实施例的图7中。图6是先前所讨论过之一半导体记忆装置的一部分之横剖面图,显示出一MOS晶体管是耦合至一防熔导线的。图7是半导体记忆装置的另一部分之横剖面图,显示出一记忆单元包含有一电容与一MOS晶体管。图8是对应于图6之防熔电路。 |
