| 主权项 |
1.一种同步SRAM相容记忆体装置,该同步SRAM相容记忆体装置具有由排列于行列矩阵上之多数个DRAM晶胞所组成的DRAM记忆体阵列,并与参考时钟讯号同步作业,该同步SRAM相容记忆体装置包含有:资料输入/输出单元,其用于控制输入/输出资料至/自该DRAM记忆体阵列;状态控制单元,其用于控制该DRAM记忆体阵列的存取作业与该资料输入/输出单元的作业,该状态控制单元接收外部提供的晶片启动讯号,而启动该同步SRAM相容记忆体装置;更新计时器,其用于产生以规律时间间隔开启的更新请求讯号;时钟周期调制单元,其用于提供预控制讯号而开启未执行更新请求讯号,该预控制讯号会响应晶片启动讯号关闭期间所产生之参考时钟讯号的每个第n个时钟脉冲而进行逻辑状态的转换;以及更新控制单元,其用于产生更新控制讯号,以控制DRAM记忆体阵列的更新作业,该更新控制讯号系响应预控制讯号的逻辑状态转换而被开启。2.如申请专利范围第1项之同步SRAM相容记忆体装置,其中该更新控制讯号系响应周期为参考时钟讯号之“n"倍(n为自然数)的更新时钟讯号而被开启。3.如申请专利范围第2项之同步SRAM相容记忆体装置,其中该更新时钟讯号的周期为晶片启动讯号之关闭期间的1/m(m为自然数)。4.如申请专利范围第3项之同步SRAM相容记忆体装置,其中该“n"为等于或大于“2"的自然数。5.如申请专利范围第4项之同步SRAM相容记忆体装置,其中该时钟周期调制单元包含有:时钟周期调制器,其用于提供更新时钟讯号,且该更新时钟讯号系响应关闭的晶片启动讯号而被启动,并为参考时钟讯号的“n"倍;以及触发器,其用于接收作为讯号输入的更新请求讯号与作为时钟输入的更新时钟讯号。6.如申请专利范围第2项之同步SRAM相容记忆体装置,其中该“n"为等于或大于“2"的自然数。7.如申请专利范围第6项之同步SRAM相容记忆体装置,其中该时钟周期调制单元包含有:时钟周期调制器,其用于提供更新时钟讯号,且该更新时钟讯号系响应关闭的晶片启动讯号而被启动,并为参考时钟讯号的“n"倍;以及触发器,其用于接收作为讯号输入的更新请求讯号与作为时钟输入的更新时钟讯号。8.如申请专利范围第1项之同步SRAM相容记忆体装置,更包含有:资料串地址产生单元,其会响应来自该状态控制单元的资料串地址启动讯号,而产生资料串地址;纵行控制讯号产生单元,其用于产生在资料串存取作业中开启的纵行控制讯号;以及纵行地址闩锁,其会对纵行控制讯号产生响应,而将外部提供的纵行地址或来自该资料中地址产生单元的资料串地址之一进行闩锁。9.如申请专利范围第1项之同步SRAM相容记忆体装置,更包含有:更新地址产生单元,其用于响应更新控制讯号,而产生将DRAM记忆体阵列之横列定址的更新地址;横列控制讯号产生单元,其用于响应由状态控制单元所提供的横列开启讯号及由更新控制单元所提供的更新控制讯号,而产生横列控制讯号;以及横列地址闩锁,其用于响应横列控制讯号,而将由外部提供的横列地址或由更新地址产生单元所提供的更新地址之一进行闩锁。10.如申请专利范围第9项之同步SRAM相容记忆体装置,其中当横列开启讯号关闭时,便开启更新控制讯号而进行更新作业。图式简单说明:第1图为根据本发明实施例之同步SRAM相容记忆体的方块图;第2图为第1图之DRAM记忆体阵列中所包含之记忆晶胞的电路图;第3图系第1图之时钟周期调制单元与更新控制单元中之部分元件的方块图;第4图与第5图系用于说明根据本发明实施例之同步SRAM相容记忆体的作业的时间图。 |
