半导体器件

摘要

半导体衬底(1)上形成阱(2)。该阱(2)内，分别形成包括栅电极(7a)、源区(4b)、源电场缓和层(5b)和源、漏区(5a)的一个MOS晶体管(T1)和包括栅电极(7b)、漏区(4a)、漏电场缓和层(5c)和源、漏区(5a)的另一个MOS晶体管(T2)。一个MOS晶体管(T1)和另一个MOS晶体管(T2)，通过两个晶体管内共同的源、漏区(5a)串联连接起来。因此，对于包括高耐压MOS晶体管的元件串联连接，获得抑制图形布局面积增大的半导体器件。

主权项

1.一种半导体器件，具备：半导体衬底的主表面上形成的第1导电型的第1杂质区域；所述第1杂质区域的表面上形成的第1隔离绝缘膜；在位于所述第1隔离绝缘膜的正下方的所述第1杂质区域部分形成的第2导电型的第2杂质区域；在所述第1杂质区域部分的表面上与所述第1隔离绝缘膜隔开距离形成的第2导电型的第3杂质区域；夹着所述第1隔离绝缘膜，在与位于所述第3杂质区域的一侧相反侧的所述第1杂质区域部分的表面上，与所述第1隔离绝缘膜隔开距离形成的第2导电型的第4杂质区域；在由所述第2杂质区域与所述第3杂质区域夹着的所述第1杂质区域的部分上形成的第1电极部；以及，在由所述第2杂质区域与所述第4杂质区域夹着的所述第1杂质区域的部分上形成的第2电极部。