| 主权项 |
1.一种可程式电气抹除式唯读记忆体之形成方法,该可程式电气抹除式唯读记忆体之形成方法包含:提供一半导体底材,该半导体底材具有一第一井区与一第二井区;定义且形成复数个隔离区于该半导体底材中,且同时形成一第一元件区于该第一井区中、一第二元件区相邻于该第一井区旁、一第三元件区于该第二元件区与该第二井区之间、以及一第四元件区于该第二井区中;形成一具有一第一厚度之第一介电层于该半导体底材上进行一离子植入制程以形成一控制闸极于该第一介电层下之该第二元件区中;移除位于该第一井区与该第二井区之该半导体底材上的部分该第一介电层;形成一具有一第二厚度之第二介电层于位于该第一井区与该第二井区之部分该半导体底材上;移除位于该第四元件区上之该第二介电层;形成一具有一第三厚度之第三介电层于该第一元件区、该第二元件区与该第四元件区上,其中,该第三介电层与该第二介电层叠加于该第一元件区上以形成一具有第四厚度之第四介电层,而该第三介电层与该第一介电层叠加于该第二元件区上以形成一具有第五厚度之第五介电层;与形成且定义复数个闸极于该第一元件区、该第二元件区、该第三元件区与该第四元件区之介电层上,其中,该第一元件区与该第二元件区上系为同一闸极,其系为一浮动闸极。2.如申请专利范围第1项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第一介电层系为一高压介电层。3.如申请专利范围第1项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第二厚度约小于该第一厚度。4.如申请专利范围第1项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第三介电层系为一低压介电层。5.如申请专利范围第1项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第三厚度约小于该第二厚度。6.如申请专利范围第1项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第五介电层之第五厚度大于该第一介电层的该第一厚度,且该第一介电层的第一厚度大于该第四介电层的该第四厚度,且该第四介电层的该第四厚度大于该第三介电层的该第三厚度。7.如申请专利范围第1项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之浮动闸极的第一部份系位于该第一元件区之介电层上,且该浮动闸极的第二部份系位于该第二元件区之介电层上。8.如申请专利范围第1项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第三元件区可于相对电场约为18伏之正负电压环境下操作。9.如申请专利范围第8项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之相对电场更包含-6V-12V、-12V-6V与-9V-9V。10.一种可程式电气抹除式唯读记忆体之形成方法,该可程式电气抹除式唯读记忆体之形成方法包含:提供一半导体底材,该半导体底材具有一第一导电性;形成一第一深井区与一第二深井区于该半导体底材中其中,该第一深井区与该第二深井区具有一第二导电性;形成复数个绝缘区与复数个井区于该半导体底材中,其中,具有该第一导电性之一第一井区系形成于该第一深井区中,具有该第二导电性之一第二井区系形成于与该第一深井区相邻之区域中,具有该第一导电性之一第三井区系形成于与该第二井区相邻之区域中,具有该第二导电性之一第四井区系形成于与该第二深井区以及该第三井区相邻之区域中,具有该第一导电性之一第五井区与该第二导电性之一第六井区系形成于该第二深井区中;形成一具有一第一厚度之第一介电层于该半导体底材上;形成一空乏层于该第二井区中以降低阻値;移除位于该第一深井区与该第二深井区之该半导体底材上的部分该第一介电层;形成一具有第二厚度之该第二介电层于位于该第一深井区与该第二深井区之部分该半导体底材上;移除位于该第二深井区上之该第二介电层;形成一具有第三厚度之该第三介电层于该第一深井区、该第二井区与该第二深井区上,其中,该第三介电层与该第二介电层叠加于该第一深井区上以形成一具有第四厚度之该第四介电层,而该第三介电层与该第一介电层叠加于该第二井区上以形成一具有第五厚度之第五介电层;形成且定义复数个闸极于该第一井区、该第二井区、该第三井区、该第四井区、该第五井区与该第六井区之介电层上,其中,该第一井区与该第二井区上为一浮动闸极,且该浮动闸极之第一部份系位于该第一井区之该第四介电层上,而该浮动闸极之第二部份系位于该第二井区之该第五介电层上;分别于该第三井区与该第四井区中形成一具有该第二导电性之第一掺杂区与一具有该第一导电性之第二掺杂区;形成一具有该第二导电性之第三掺杂区于该浮动闸极之第一部份下方的该第一井区中以定义源极区于浮动闸极之第一部份下方之一侧边中;分别于该第五井区与该第六井区中形成一具有该第二导电性之第四掺杂区与一具有该第一导电性之第五掺杂区;第一次重掺杂该第四井区之该第二掺杂区与该第六井区之该第五掺杂区;与第二次重掺杂该第一井区之该第三掺杂区、该第二井区之该空乏层、该第三井区之该第一掺杂区与该第五井区之该第四掺杂区,并形成一第六掺杂区于该浮动闸极之第一部份下方的该第一井区中以定义汲极区于该浮动闸极之第一部份下方之另一侧边,且形成一第七掺杂区于该浮动闸极之第二部份下方之一侧边的该空乏层中以当成一控制闸极于该浮动闸极之第二部份下方的该第二井区中。11.如申请专利范围第10项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第一导电性可为P型掺杂离子,且该第二导电性可为N型掺杂离子。12.如申请专利范围第10项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第一井区与该第二井区系为可程式电气抹除式唯读记忆体之元件区,且该第三井区与该第四井区系为高压元件区,而该第五井区与该第六井区系为低压元件区。13.如申请专利范围第12项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之高压元件区可于相对电场约为18伏之正负电压环境下操作。14.如申请专利范围第13项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之相对电场更包含-6V-12V、-12V-6V与-9V-9V。15.如申请专利范围第10项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之复数个绝缘区可为场氧化层。16.如申请专利范围第10项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第一厚度约为200埃至600埃之间。17.如申请专利范围第10项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之空乏层系为具有第二导电性之掺杂区。18.如申请专利范围第10项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第二厚度约为60埃至80埃之间。19.如申请专利范围第10项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第三厚度约为50埃至70埃之间。20.如申请专利范围第10项所述之可程式电气抹除式唯读记忆体之形成方法,其中上述之第五介电层的该第五厚度大于该第一介电层的该第一厚度,且该第一介电层的该第一厚度大于该第四介电层的该第四厚度,且该第四介电层的该第四厚度大于该第三介电层的该第三厚度。图式简单说明:第一A图至第一D图所示系为根据本发明之第一较佳实施例中,能在高低电压环境下操作之单级可程式电气抹除式唯读记忆体的制程剖面示意图;与第二A图至第二D图所示系为根据本发明之第二较佳实施例中,能在高低电压环境下操作之单级可程式电气抹除式唯读记忆体的制程剖面示意图。 |
