| 主权项 |
1.一种图形处理装置,是具有:一CPU;该CPU是供以实施运算处理;及一记忆体;该记忆体是供以记忆上述CPU的运算结果与显示资料;及一显示控制电路;该显示控制电路是供以对上述记忆体进行存取,且控制被记忆于上述记忆体之显示资料的显示;及一处理电路;该处理电路是为了产生显示资料,对上述记忆体进行存取,而供以在规定时间内进行处理;及一滙流排控制电路;该滙流排控制电路是由上述显示控制电路及上述处理电路来进行上述记忆体的存取调停;其特征为:上述显示控制电路及上述处理电路分别具有缓冲器;上述显示控制电路的上述缓冲器,及上述处理电路的上述缓冲器分别具有:将显示到底还要多少时间该缓冲器才会充满资料的预测时间,及显示到底还要多少时间该缓冲器的资料才会变空的预测时间作为内部状态讯号来输出至上述滙流排控制电路之手段;上述滙流排控制电路是根据自上述显示控制电路与上述处理电路所被输出的上述内部状态讯号来判定对上述记忆体进行存取时的优先度。2.如申请专利范围第1项之图形处理装置,其中上述CPU是将来自内藏于上述CPU或外装的周边设备的中断要求予以输出至上述滙流排控制电路,上述滙流排控制电路是使用上述中断要求来判定存取上述记忆体时的优先度。3.如申请专利范围第1或2项之图形处理装置,其中上述CPU是使用专用针来输出上述中断要求。4.如申请专利范围第1或2项之图形处理装置,其中上述CPU是将上述中断要求作为滙流排存取的通信控制规程来输出。5.如申请专利范围第1或2项之图形处理装置,其中上述显示资料为以1像素16位元所构成之第1显示资料,及以1像素8位元所构成之第2显示资料,上述显示控制电路是于上述第1显示资料上以任意的形状重合上述第2显示资料而显示。6.如申请专利范围第1或2项之图形处理装置,其中上述显示控制电路是以线性位址来管理上述显示资料的一部份。7.如申请专利范围第1或2项之图形处理装置,其中上述显示控制电路是以亮度讯号及色差讯号之资料格式来管理上述显示资料的一部份。8.如申请专利范围第1或2项之图形处理装置,其中上述处理电路为:由外部输入视频资料,并将输入后的上述视频资料予以转换成亮度讯号及色差讯号之资料格式或RGB形式之资料格式的形式,然后写入上述记忆体之视频输入电路。9.如申请专利范围第8项之图形处理装置,其中上述视频输入电路是将上述视频资料予以写入上述记忆体时进行上述视频资料的间隔处理及补完处理。10.如申请专利范围第1或2项之图形处理装置,其中上述CPU,上述记忆体,上述显示控制电路,上述处理电路是形成于同一半导体基板上。11.一种图形处理装置,是具有:一CPU;该CPU是供以实施运算处理;及一第1记忆体;该第1记忆体是供以记忆上述CPU的运算结果;及一第2记忆体;该第2记忆体是供以记忆上述CPU的运算结果及显示资料;及一显示控制电路;该显示控制电路是供以对上述第2记忆体进行存取,且控制记忆于上述第2记忆体之显示资料的显示;及一处理电路;该处理电路是为了产生显示资料,对上述第2记忆体进行存取,而供以在规定时间内进行处理;及一滙流排控制电路;该滙流排控制电路是由上述显示控制电路及上述处理电路来进行上述第2记忆体的存取调停;其特征为:上述显示控制电路及上述处理电路分别具有缓冲器;上述显示控制电路的上述缓冲器,及上述处理电路的上述缓冲器分别具有:将显示到底还要多少时间该缓冲器才会充满资料的预测时间,及显示到底还要多少时间该缓冲器的资料才会变空的预测时间作为内部状态讯号来输出至上述滙流排控制电路之手段;上述滙流排控制电路是根据自上述显示控制电路与上述处理电路所被输出的上述内部状态讯号来判定对上述第2记忆体进行存取时的优先度。12.如申请专利范围第11项之图形处理装置,其中上述CPU是将来自内藏于上述CPU或外装的周边设备的中断要求予以输出至上述滙流排控制电路,上述滙流排控制电路是使用上述中断要求来判定存取上述第2记忆体时的优先度。13.如申请专利范围第11或12项之图形处理装置,其中上述CPU是使用专用针来输出上述中断要求。14.如申请专利范围第11或12项之图形处理装置,其中上述CPU是将上述中断要求作为滙流排存取的通信控制规程来输出。15.如申请专利范围第11或12项之图形处理装置,其中上述显示资料为以1像素16位元所构成之第1显示资料,及以1像素8位元所构成之第2显示资料,上述显示控制电路是于上述第1显示资料上以任意的形状重合上述第2显示资料而显示。16.如申请专利范围第11或12项之图形处理装置,其中上述显示控制电路是以线性位址来管理上述显示资料的一部份。17.如申请专利范围第11或12项之图形处理装置,其中上述显示控制电路是以亮度讯号及色差讯号之资料格式来管理上述显示资料的一部份。18.如申请专利范围第11或12项之图形处理装置,其中上述处理电路为:由外部输入视频资料,并将输入后的上述视频资料予以转换成亮度讯号及色差讯号之资料格式或RGB形式之资料格式的形式,然后写入上述记忆体之视频输入电路。19.如申请专利范围第18项之图形处理装置,其中上述视频输入电路是将上述视频资料予以写入上述记忆体时进行上述视频资料时间隔处理及补完处理。20.如申请专利范围第11或12项之图形处理装置,其中上述CPU,上述记忆体,上述显示控制电路,上述处理电路是形成于同一半导体基板上。21.如申请专利范围第1或11项之图形处理装置,其中上述滙流排控制电路是与供以至少使上述CPU动作的电池连接,根据分别自上述显示控制电路及上述处理电路所输出的上述内部状态讯号,以及来自上述电池的上述电池余量,来判定存取上述记忆体时的优先度。22.一种图形处理方法,是与实施运算处理的CPU及记忆上述CPU的运算结果与显示资料的记忆体连接之图表处理器为进行上述CPU的运算结果或产生后的显示资料之往上述记忆体的写入或读出;其特征为:上述图表处理器是根据储存于内部之应写入至上述记忆体之上述CPU的运算结果或产生后的显示资料的量及上述读出后的显示资料的量来决定上述记忆体的存取优先度。23.一种图形处理方法,是将至少根据来自CPU的命令所产生的显示资料,及自外部取入的视频或音声讯号予以写入记忆体,并且为了显示,从上述记忆体读出被写入于上述记忆体的显示资料或视讯资料或音声讯号;其特征为:根据供以使CPU动作之电池的余量来改变上述所产生的显示资料或自外部取入的视频讯号或音声讯号之往上述记忆体的写入或读出的优先度。图式简单说明:第1图是表示本发明之第1实施例的全体构成图。第2图是表示CPU I/F电路310的构成例。第3图是表示绘图电路320的构成例。第4图是表示视频输入电路330的第1构成例。第5图是表示显示电路340的第1构成例。第6图是表示滙流排控制电路200的第1构成例。第7图是表示滙流排控制电路200的第2构成例。第8图是表示视频输入电路330的第2构成例。第9图是表示显示电路340的第2构成例。第10图是表示本发明之第2实施例的全体构成图。第11图是表示第2实施例之滙流排控制电路10200的构成例。第12图是表示本发明之第3实施例的全体构成图。第13图是表示第3实施例之滙流排控制电路12200的第1构成例。第14图是表示脉冲串长=8,16时之读出存取用指令内容。第15图是表示第3实施例之滙流排控制电路12200的第2构成例。第16图是表示本发明之第4实施例的全体构成图。第17图是表示本发明之第5实施例的全体构成图。第18图是表示本发明之第6实施例的全体构成图。第19图是表示本发明之第7实施例的全体构成图。第20图是表示适用本发明之导航系统的构成图。第21图是表示导航系统的显示画面例。第22图是表示本发明之第1实施例的变形例。 |
