| 主权项 |
1.一种有备份修复架构的SRAM记忆体储存格,包括有:一连接到一高参考电压及一低参考电压的SRAM记忆体储存格;以及一切断装置,可切断该低参考电压与该SRAM记忆体储存格间的连接。2.如申请专利范围第1项所述之SRAM记忆体储存格,其中该切断装置为包括一N型互补金氧半导体(NMOS)电晶体的VSS致能(VSSEN)电路。3.如申请专利范围第1项所述之SRAM记忆体储存格,其中该切断装置可切断低参考电压与SRAM记忆体储存格间的连接,以减少从该储存格来的漏电流。4.如申请专利范围第1项所述之SRAM记忆体储存格,其中该切断装置可依据侦测故障储存格的结果,选择致能或除能一阵列储存格区。5.一种有备份修复架构的SRAM阵列,包括有:复数个连接到一高参考电压及一低参考电压之SRAM记忆体储存格;以及一切断装置,可切断该低参考电压与该SRAM记忆体储存格其中一个或多个间的连接。6.如申请专利范围第5项所述之SRAM阵列,其中该切断装置为包括一N型互补金氧半导体(NMOS)电晶体的VSS致能 (VSSEN)电路。7.如申请专利范围第5项所述之SRAM阵列,其中该切断装置可用来切断该低参考电压与一行或多行之该些储存格间的连接,以减少从该行或多行储存格而来的漏电流。8.如申请专利范围第5项所述之SRAM阵列,其中该切断装置可依据侦测故障储存格的结果,选择致能或除能一阵列储存格区。9.一种减低SRAM阵列中故障记忆体阵列储存格所引起之漏电流的方法,包括以下步骤:a:将一SRAM阵列中之复数个SRAM储存格连接到一高参考电压及一低参考电压;b:测试该SRAM阵列是否有故障储存格;c:以正常的备份储存格取代该故障储存格;以及d:藉由低参考电压除能该故障储存格,以降低来自该故障储存格的漏电流,使晶片整体功率架构不变。10.如申请专利范围第9项所述之方法,其中一测试模式致能信号TMEN被解码,并用来致能被测试的储存格。11.如申请专利范围第9项所述之方法,其中一测试模式致能信号TMEN来解码,并被用来量测测试模式中的储存格电流量。12.如申请专利范围第9项所述之方法,其中若故障储存格是在正常区间,测试模式信号TMEN使故障储存格被取代。13.如申请专利范围第9项所述之方法,其中若故障储存格是在备份区间,测试模式信号TMEN使故障储存格除能。14.如申请专利范围第9项所述之方法,其中若故障储存格是在正常区间,VSS致能信号使故障储存格被除能。15.如申请专利范围第9项所述之方法,若在备份区间的储存格用来取代故障储存格,VSS致能信号就致能备份阵列储存格。16.如申请专利范围第9项所述之方法,其中一VSS致能信号连接到一行记忆体阵列储存格。图式简单说明:图一系为先前技术中一标准之六电晶体(6T)SRAM储存格架构图二系为本发明之六电晶体SRAM储存格架构,其中附带一低参考电压之致能信号(VSSEN)图三系为一方块图,说明如何解码该低参考电压致能信号 (VSSEN),以除能正常储存格区中之故障储存格,并致能在备用储存格区中用来取代该故障储存格之储存格图四a系为表示对一低功率SRAM中的正常记忆体储存格,致能/除能控制逻辑如何完成动作之电路图图四b系为表示对一低功率SRAM中之备份记忆体储存格,致能/除能控制逻辑如何完成动作之电路图图五系图示说明复数个记忆体储存格如何连接到低参考电压致能信号(VSSEN)图六系为本发明之操作流程图 |
