| 主权项 |
1.一种积体电路的混合模式制程(mixed mode process),该制程包含有下列步骤:提供一半导体基底,且该半导体基底表面至少包含有一导线区域、一金属氧化半导体(metal-oxide-semiconductor, MOS)电晶体区域以及一电容区域;于该半导体基底表面依序形成一闸极氧化层、一第一导电层、一第一金属矽化物(silicide)层以及一第一氧化层;进行一第一微影暨蚀刻制程(PEP),去除部分之该第一氧化层、该第一金属矽化物层以及该第一导电层,以同时于该MOS电晶体区域与该电容区域上分别形成一第一堆叠结构以及一第二堆叠结构;于该半导体基底表面依序形成一第二氧化层以及一第二导电层,并覆盖该第一堆叠结构以及该第二堆叠结构;进行一第二微影暨蚀刻制程,去除部分之该第二导电层,以于该导线区域表面以及该第二堆叠结构顶部分别形成一导线以及一电容上电极;于该半导体基底表面形成一介电层,并覆盖该导线、该第一堆叠结构、该电容上电极以及该第二堆叠结构;蚀刻部分之该介电层以及该第二氧化层,以于该导线、该第一堆叠结构、该电容上电极以及该第二堆叠结构之周围侧壁各形成一侧壁子(spacer);以及进行一自行对准金属矽化物(self-aligned silicide,salicide)制程,以于该导线顶部表面、该电容上电极顶部表面以及该MOS电晶体区域中之该矽基底表面分别形成一第二金属矽化物层。2.如申请专利范围第1项之制程,其中该第一与第二导电层皆系为一多晶矽层,该第一与第二氧化层皆系为一多晶矽间氧化层(inter-polysilicon oxide layer,IPO layer),而该第一金属矽化物层则系为一多晶金属矽化物(polycide)层。3.如申请专利范围第1项之制程,其中该第一堆叠结构中之该第一导电层以及该第一金属矽化物层系用来作为该积体电路之MOS电晶体的闸极。4.如申请专利范围第3项之制程,另包含有一离子布植制程,用来于该第一堆叠结构两侧之该矽基底表面分别形成该MOS电晶体之源极与汲极。5.如申请专利范围第1项之制程,其中该第二堆叠结构中之该第一金属矽化物层以及该第一导电层系用来作为一电容下电极,而该电容下电极以及该电容上电极间之该第一氧化层以及该第二氧化层系用来作一电容介电层。6.如申请专利范围第1项之制程,其中该第一金属矽化物层系由矽化钨(tungsten silicide)所构成。7.如申请专利范围第1项之制程,其中该第二微影暨蚀刻制程系利用该第二氧化层作为蚀刻停止层(stop layer)。8.如申请专利范围第1项之制程,其中该介电层系由四氧乙基矽(tetra-ethyloxysilane,TEOS)所构成。9.如申请专利范围第1项之制程,其中该导线区域以及该电容区域之该半导体基底表面均另形成有一场氧化层(field oxide layer)。10.如申请专利范围第9项之制程,其中在蚀刻部分之该介电层以及该第二氧化层时,系利用各该场氧化层以及该半导体基底表面作为蚀刻停止层(stop layer),以形成该等侧壁子。11.如申请专利范围第1项之制程,其中在进行该自行对准金属矽化物(salicide)制程前,另包含有一自行对准金属矽化物阻挡(salicide block,SAB)制程,用来定义该半导体基底表面非自行对准金属矽化物的区域(non salicide region)。12.如申请专利范围第1项之制程,其中形成于该导线区域上之该导线系用来作为该积体电路之电阻。13.一种积体电路的混合模式制程(mixed mode process),该制程包含有下列步骤:提供一半导体基底,且该半导体基底表面至少包含有一导线区域、一金属氧化半导体(metal-oxide-semiconductor,MOS)电晶体区域以及一电容区域,且该导线区域与该电容区域内各设有一场氧化层;于该半导体基底表面依序形成一闸极氧化层、一第一导电层以及一第一金属矽化物层;进行一第一微影暨蚀刻制程,去除部分之该第一金属矽化物层以及该第一导电层,以同时于该MOS电晶体区域与该电容区域上分别形成一第一堆叠结构以及一第二堆叠结构;于该半导体基底表面依序形成一第一氧化层以及一第二导电层,并覆盖该第一堆叠结构以及该第二堆叠结构;进行一第二微影暨蚀刻制程,去除部分之该第二导电层,以于该导线区域表面以及该第二堆叠结构顶部分别形成一导线以及一电容上电极;于该半导体基底表面形成一介电层,并覆盖该导线、该第一堆叠结构、该电容上电极以及该第二堆叠结构;蚀刻部分之该介电层以及该第一氧化层,以于该导线、该第一堆叠结构、该电容上电极以及该第二堆叠结构之周围侧壁各形成一侧壁子(spacer);进行一离子布植制程,以于该第一堆叠结构两侧之该矽基底表面分别形成一掺杂区域;以及进行一自行对准金属矽化物制程,以于该导线顶部表面、该电容上电极顶部表面以及该MOS电晶体区域中之该矽基底表面分别形成一第二金属矽化物层。14.如申请专利范围第13项之制程,其中该第一与第二导电层皆系为一多晶矽层,该第一与第二氧化层皆系为一多晶矽间氧化层(inter-polysilicon oxidelayer,IPO layer),而该第一金属矽化物层则系为一多晶金属矽化物(polycide)层。15.如申请专利范围第13项之制程,其中该第一金属矽化物层表面另包含有一第二氧化层。16.如申请专利范围第15项之制程,其中该第二堆叠结构中之该第一金属矽化物层以及该第一导电层系用来作为一电容下电极,而该电容下电极以及该电容上电极间之该第一氧化层以及该第二氧化层系用来作一电容介电层。17.如申请专利范围第13项之制程,其中该第一堆叠结构中之该第一导电层以及该第一金属矽化物层系用来作为该积体电路之MOS电晶体的闸极,而该掺杂区域则系作为该MOS电晶体之源极与汲极。18.如申请专利范围第13项之制程,其中该第一金属矽化物层系由矽化钨所构成,而该介电层则系由四氧乙基矽所构成。19.如申请专利范围第13项之制程,其中该第二微影暨蚀刻制程系利用该第一氧化层作为蚀刻停止层。20.如申请专利范围第13项之制程,其中在蚀刻部分之该介电层以及该第一氧化层时,系利用各该场氧化层以及该半导体基底表面作为蚀刻停止层,以形成该等侧壁子。21.如申请专利范围第13项之制程,其中在进行该自行对准金属矽化物制程前,另包含有一自行对准金属矽化物阻挡制程,用来定义该半导体基底表面非自行对准金属矽化物的区域。22.如申请专利范围第13项之制程,其中形成于该导线区域上之该导线系用来作为该积体电路之电阻。图式简单说明:图一为习知一MOS电晶体之示意图。图二为习知一电容元件之示意图。图三至图八为本发明一种积体电路的混合模式制程。 |
