| 主权项 |
1.一种精简功能及指令数量的微处理器，耦接至一只读存储器及一随机存取内存，该微处理器是由一只读存储器数据地址总线、一随机存取内存数据总线、一数据输入总线、以及一数据输出总线来传输数据，以及由该只读存储器数据地址总线及一随机存取内存地址总线来传输地址，其特征为：该微处理器包括：一时序电路，根据一系统时脉讯号而产生复数种时序，以控制指令的执行；一程序计数器，耦接至该时序电路及该只读存储器数据地址总线，用以输出地址至该只读存储器，并且具有自动加一及地址跳跃的功能；一堆栈电路，耦接至该时序电路及该程序计数器，该堆栈电路具有复数层堆栈，当该堆栈电路接收到一推入堆栈讯号时，会将此时的一目前地址及一进位讯号推入该些堆栈中的一层，当该堆栈电路接收到一推出堆栈讯号时，会将该目前地址及该进位讯号推出；一译码电路，耦接至该时序电路、该只读存储器数据地址总线、以及该数据输出总线，该译码电路会将该只读存储器所送出的指令译码，并且会输出该推入堆栈讯号、该推出堆栈讯号、一写入致能讯号、以及一读取致能讯号；一栓锁电路，耦接至该时序电路、该只读存储器数据地址总线、该数据输入总线、该随机存取内存数据总线、以及该随机存取内存地址总线，用于该只读存储器数据地址总线、该数据输入总线、以及该随机存取内存数据总线之间的数据传输，以及用于与该随机存取内存的地址传输；一算术逻辑单元，耦接至该时序电路、该随机存取内存数据总线、该数据输入总线、以及该数据输出总线，用以接收该随机存取内存数据总线上的数据及该数据输入总线上的数据，并且执行加、减、及、或等的算术逻辑运算，而将输出的数据送到该数据输出总线；一累加器及一进位电路，耦接至该时序电路、该数据输出总线、该只读存储器数据地址总线、该随机存取内存数据总线、该数据输入总线、该堆栈电路、以及该译码电路，用以存放数据的运算结果；一间接寻址电路，耦接至该时序电路、该随机存取内存数据总线、以及该随机存取内存地址总线，当该随机存取内存的地址为$00FH时，该间接寻址电路是用以提供该随机存取内存的地址；一中断电路，耦接至该时序电路、该随机存取内存地址总线、该随机存取内存数据总线、该程序计数器、以及该译码电路，用以接收复数种中断讯号，当发生中断响应时，该中断电路会产生复数种中断向量至该程序计数器；以及一表列跳跃缓存器，耦接至该时序电路、该随机存取内存数据总线、该随机存取内存地址总线、以及该只读存储器数据地址总线，用以接收该写入致能讯号、该读取致能讯号、该随机存取内存数据总线上的数据、以及该随机存取内存地址总线上的地址，而输出一讯号至该只读存储器数据地址总线，以控制该只读存储器数据的地址；其中，该微处理器与该只读存储器连接的该随机存取内存地址总线具有16位宽度，而该微处理器与该随机存取内存连接的该随机存取内存数据总线具有4位宽度。 |
