| 主权项 |
1.一种半导体积体电路装置,具备有矽单结晶的半导体基板,形成在该半导体基板主面的条纹状的元件分离领域,及形成在该元件分离领域间的活性领域,被串联或并联的多数MISFET或MIS型记忆元件,该半导体基板被导入氮或碳,该活性领域的平行于条纹状图型的方向的尺寸与垂直于此的方向的尺寸的比在100倍以上。2.如申请专利范围第1项所述之半导体积体电路装置,其中该半导体基板在导入该轻元素的基座基板上有磊晶成长层。3.如申请专利范围第2项所述之半导体积体电路装置,其中该磊晶成长层的膜厚度在1m~5m 的范围内。4.如申请专利范围第2项或第3项所述之半导体积体电路装置,其中上部基座基板系以CZ(Czochralski)法制成。5.如申请专利范围第1~3项中任一项所述之半导体积体电路装置,其中具有:在该半导体基板或基座基板以11013atomics/cm3~11015atomics/cm3的浓度导入有氮元素,并含有浓度61017atomics/cm3~91017atomics/cm3的氧元素的第1架构,或,在该半导体基板或基座基板以11016atomics/cm3~11017atomics/cm3的浓度导入有碳元素,并含有浓度61017atomics/cm3~91017atomics/cm3的氧元素的第2架构的任一架构。6.如申请专利范围第1~3项中任一项所述之半导体积体电路装置,其中该元件分离领域系在浅沟内埋入矽氧化膜,将其表面平坦化者。7.如申请专利范围第1~3项中任一项所述之半导体积体电路装置,其中该条纹状的元件分离领域图型系平行形成在该半导体基板在结晶学上最容易劈开的方向或与其等效的方向,或者,垂直于该劈开方向的方向或与其等效的方向。8.如申请专利范围第7项所述之半导体积体电路装置,其中该半导体基板系在该劈开方向或与其等效的方向,及垂直于该劈开方向或与其等效的方向切割而加以分开。9.如申请专利范围第1~3项中任一项所述之半导体积体电路装置,其中该半导体基板的主面系(100)面或与其等效的面,该条纹状的元件分离领域图型系平行形成在结晶的[011]方向或与其等效的方向,或者[011-]方向或与其等效的方向。10.如申请专利范围第9项所述之半导体积体电路装置,其中该半导体基板系在结晶的[011]方向或与其等效的方向,及[011-]方向或与其等效的方向切割而加以分开。11.如申请专利范围第1~3项中任一项所述之半导体积体电路装置,其中该MIS型记忆元件系AND型或NAND型的不挥发性记忆元件。12.如申请专利范围第1~3项中任一项所述之半导体积体电路装置,其中该半导体基板或基座基板的体积微少缺陷测量的结晶缺陷密度在3109cm-3以上。13.一种半导体积体电路装置的制造方法,其特征包含:(a)在半导体基板的主面形成有条纹状开口的图型,以该图型作为掩蔽在该半导体基板施加蚀刻,在该半导体基板的主面形成条纹状的沟的制程;(b)堆积掩埋该沟内部的绝缘膜的制程;(c)蚀刻或研磨该绝缘膜,使该绝缘膜残存于该沟内,以形成元件分离领域的制程;(d)在该半导体基板的主面上堆积多结晶矽膜,将该多结晶矽膜形成为平行于呈条纹状的该元件分离领域的方向的条纹状图型的制程;以及(e)以该形成为条纹状的多结晶矽膜作为掩蔽,将杂质注入被该元件分离领域围绕的活性领域,形成具有MIS型元件的源极、汲极及配线功能的半导体领域的制程,其中该半导体基板使用导入有氮或碳的单结晶矽基板,令该活性领域的平行于条纹状图型的方向的尺寸与垂直于此的方向的尺寸的比在100倍以上。14.一种半导体积体电路装置的制造方法,其特征包含:(a)在半导体基板的主面形成有条纹状开口的图型,以该图型作为掩蔽在该半导体基板施加蚀刻,在该半导体基板的主面形成条纹状的沟的制程;(b)堆积掩埋该沟内部的绝缘膜的制程;(c)蚀刻或研磨该绝缘膜,使该绝缘膜残存于该沟内,以形成元件分离领域的制程;(d)在该半导体基板的主面上堆积多结晶矽膜,将该多结晶矽膜形成为平行于呈条纹状的该元件分离领域的方向的条纹状图型的制程;以及(e)以该形成为条纹状的多结晶矽膜作为掩蔽,将杂质注入被该元件分离领域围绕的活性领域,形成具有与邻接的MIS型元件共同的源极、汲极功能的半导体领域的制程,其中该半导体基板使用导入有氮或碳的单结晶矽基板,令该活性领域的平行于条纹状图型的方向的尺寸与垂直于此的方向的尺寸的比在100倍以上。15.如申请专利范围第13项或第14项所述之半导体积体电路装置的制造方法,其中该半导体基板使用在导入有质量数较矽为小的轻元素的单结晶矽基板上,藉磊晶成长法成长1m~5m范围的矽层的基板。16.如申请专利范围第13项或第14项中任一项所述之半导体积体电路装置的制造方法,其中该轻元素系氮或碳元素。17.如申请专利范围第16项所述之半导体积体电路装置的制造方法,其中该氮元素的浓度在11013atomics/cm3~11015atomics/cm3的范围,该碳元素的浓度在11016atomics/cm3~11017atomics/cm3的范围。18.如申请专利范围第13项或第14项中任一项所述之半导体积体电路装置的制造方法,其中包含:该条纹状的图型系平行形成在,该半导体基板在结晶学上最容易劈开的方向或与其等效的方向,或者垂直于该劈开方向的方向或与其等效的方向的第1方法,或该半导体基板的主面系(100)面或与其等效的面,该条纹状的图型系平行形成在结晶的[011]方向或与其等效的方向,或者[011-]方向或与其等效的方向的第2方法中的任一方法。19.如申请专利范围第13项或第14项中任一项所述之半导体积体电路装置的制造方法,其中该形成条纹状的活性领域的长边与短边的比在100倍以上。20.如申请专利范围第13项或第14项中任一项所述之半导体积体电路装置的制造方法,其中进一步具备有:在该劈开方向或与其等效的方向,及垂直于该劈开方向或与其等效的方向切割该半导体基板,而分开成晶片的第1制程,或该半导体基板的主面系(100)面或与其等效的面,而在结晶的[011]方向或与其等效的方向,及[011-]方向或与其等效的方向切割该半导体基板,而分开成晶片的第2制程中的任一制程。图式简单说明:第1图系表示本发明一实施形态之AND型快闪记忆器之一个例子之晶片平面图。第2图系表示实施形态1之AND型快闪记忆器之记忆单元领域之电路图。第3图系表示实施形态1之AND型快闪记忆器之记忆单元及选择电晶体之构造之一部分之平面图。第4图系表示第3图之A-A截面之截面图。第5图系表示第3图之B-B截面之截面图。第6图系表示实施形态1之AND型快闪记忆器在动作时之电压之表图。第7图系表示实施形态1之AND型快闪记忆器之多値记录之曲线图。第8图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第9图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第10图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第11图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第12图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第13图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第14图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之平面图。第15图系表示在晶圆之整面形成元件分离领域之情形之平面图。第16图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第17图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第18图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第19图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之平面图。第20图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第21图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第22图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第23图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之平面图。第24图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第25图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第26图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第27图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第28图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之平面图。第29图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第30图系依制程顺序表示实施形态1之AND型快闪记忆器之制造方法之截面图。第31图系说明实施形态1之切割制程之平面图。第32图系观察应用实施形态1制造之AND型快闪记忆器之记忆元件部分之TEM照片(a)及将其描绘下来之模式图(b)。第33图系测量应用实施形态1制造之AND型快闪记忆器之读出不良之放电时间依存性之结果之曲线图。第34图系正规描绘应用实施形态1制造之AND型快闪记忆器之门槛値电压之漂移之曲线图。第35图系表示本发明之另一实施形态(实施形态2)之NAND型掩蔽ROM之一个例子之等效电路。第36图系表示实施形态2之NAND型掩蔽ROM之读出电压条件之表图。第37图系依制程之顺序表示实施形态2之NAND型掩蔽ROM之制造方法之平面图。第38图系依制程之顺序表示实施形态2之NAND型掩蔽ROM之制造方法之平面图。第39图系依制程之顺序表示实施形态2之NAND型掩蔽ROM之制造方法之截面图。第40图系依制程之顺序表示实施形态2之NAND型掩蔽ROM之制造方法之截面图。第41图系依制程之顺序表示实施形态2之NAND型掩蔽ROM之制造方法之截面图。第42图系依制程之顺序表示实施形态2之NAND型掩蔽ROM之制造方法之平面图。第43图系表示本发明之再一实施形态(实施形态3)之NAND型快闪记忆器之一个例子之等效电路。第44图系表示实施形态3之NAND型快闪记忆器之读出、写入及抹除之电压条件之表图。第45图系依制程顺序表示实施形态3之NAND型快闪记忆器之制造方法之平面图。第46图系依制程顺序表示实施形态3之NAND型快闪记忆器之制造方法之平面图。第47图系依制程顺序表示实施形态3之NAND型快闪记忆器之制造方法之平面图。第48图系依制程顺序表示实施形态3之NAND型快闪记忆器之制造方法之截面图。第49图系依制程顺序表示实施形态3之NAND型快闪记忆器之制造方法之平面图。第50图系依制程顺序表示实施形态3之NAND型快闪记忆器之制造方法之截面图。第51图系依制程顺序表示实施形态3之NAND型快闪记忆器之制造方法之截面图。第52图系依制程顺序表示实施形态3之NAND型快闪记忆器之制造方法之截面图。第53图系依制程顺序表示实施形态3之NAND型快闪记忆器之制造方法之平面图。第54图(a)系观察发生缺陷之部位之活性领域(通道部)之TEM照片,(b)系描绘第54图(a)之模式图。第55图(a)系说明AND型快闪记忆器之读出顺序之电路图,第55图(b)系表示发生读出不良之不良伞形区数之放电时间依存性之曲线图。第56图(a)系正规描绘因汲极扰乱而产生之门槛値电压之漂移之曲线图,第56图(b)系说明汲极扰乱之电路图,第56图(c)系记忆单元部之截面概念图。 |
