| 主权项 |
1.一种可电抹除可程式逻辑元件,包含有:一P型半导体基底;一N型井,形成于该P型半导体基底上;一第一PMOS电晶体,形成于该N型井上,其中该第一PMOS电晶体包含有一浮置闸、一第一P+掺杂区作为该第一PMOS电晶体之汲极,以及一P-掺杂区包围一N+掺杂区用以抹除该第一PMOS电晶体;一第二PMOS电晶体,形成于该N型井上且经由共用该第一P+掺杂区串接于该第一PMOS电晶体,其中该第一P+掺杂区亦作为该第二PMOS电晶体之源极,且该第二PMOS电晶体包含有一选择闸极以及一第二P+掺杂区作为该第二PMOS电晶体之汲极。2.如申请专利范围第1项所述之可电抹除可程式逻辑元件,其中该第一PMOS电晶体另包含有一第三P+掺杂区,其与该N+掺杂区皆形成于该P-掺杂区内,且该第三P+掺杂区与该N+掺杂区不重叠。3.如申请专利范围第2项所述之可电抹除可程式逻辑元件,其中该第三P+掺杂区与该N+掺杂区系以一绝缘层互相隔离。4.如申请专利范围第1项所述之可电抹除可程式逻辑元件,其中该第一P+掺杂区、该N+掺杂区及该第二P+掺杂区上可覆有一金属矽化物层。5.如申请专利范围第1项所述之可电抹除可程式逻辑元件,其中在一预定汲极偏压Vd下,该浮置闸可藉由一电容耦合效应获得一低电压,导致该第一PMOS电晶体之P型通道开启,而产生一接近最大値之闸极电流,以进行写入操作。6.如申请专利范围第5项所述之可电抹除可程式逻辑元件,其中该预定偏压约为5V。7.如申请专利范围第1项所述之可电抹除可程式逻辑元件,其中该浮置闸上方并无设置一控制闸极。8.如申请专利范围第1项所述之可电抹除可程式逻辑元件,其中该浮置闸为一单层多晶矽所构成。9.如申请专利范围第1项所述之可电抹除可程式逻辑元件,其中该第二P+掺杂区系电连接一位元线,以提供该可电抹除可程式逻辑元件一位元线讯号。图式简单说明:图一为习知EEPROM单元之剖面示意图。图二(a)为本发明可电抹除可程式逻辑元件之部份上视示意图。图二(b)为图二(a)可电抹除可程式逻辑元件沿着切线AA'之剖面示意图。图三为本发明可电抹除可程式逻辑元件进行写入操作之示意图。图四为PMOS电晶体在不同汲极对N型井偏压(Vd=V1-V5)条件下浮置闸电压对闸电流之作图。图五为本发明可电抹除可程式逻辑元件进行抹除操作之示意图。图六为本发明可电抹除可程式逻辑元件进行读取操作之示意图。 |
