| 主权项 |
1.一种电子装置,其包含:半导体晶片,其系在一主面上有复数个电极垫;配线基板,其系在一主面上有复数个连接部;以及复数个凸出状电极,其系配置于上述半导体晶片之上述各电极垫和上述配线基板之各连接部之间,且成一列配列;上述之复数个连接部系配置于,由上述配线基板一主面朝较深方向,且比上述配线基板一主面更深的位置上。2.如申请专利范围第1项之电子装置,其中上述配线基板还包含:绝缘膜,其系在该一主面上形成;以及开口,其系在上述绝缘膜上形成;而上述连接部系被配置于上述开口之底部。3.如申请专利范围第2项之电子装置,其中上述绝缘膜系覆盖于上述半导体晶片之周缘上。4.如申请专利范围第2或3项之电子装置,其中上述开口之平面尺寸比上述半导体晶片之平面尺寸为小,而上述绝缘膜之平面尺寸比上述半导体晶片之平面尺寸为大。5.如申请专利范围第1~3项中任一项之电子装置,其中上述半导体晶片,系藉由黏接用树脂与上述配线基板连接;上述凸出状电极,系被压附于上述配线基板之连接部上。6.如申请专利范围第5项之电子装置,其中上述黏接用树脂为异方导电性树脂,其系在绝缘性树脂中混入多数之导电性粒子者。7.如申请专利范围第1~3项中任一项之电子装置,其中上述复数个凸出状电极系各为销子凸块。8.如申请专利范围第1项之电子装置,其中上述复数个凸出状电极系各为焊锡凸块。9.如申请专利范围第1项之电子装置,其中上述配线基板包含多层配线结构,上述之各复数个连接部系各复数之配线的一部份,而该各复数之配线系于上述配线基板之最上层之配线层形成。10.如申请专利范围第1项之电子装置,其中上述半导体晶片之平面系形成为方形;上述复数个凸出状电极系配置于:上述半导体晶片之一主面朝一方向分成三等份所形成之三个区域中之任何一个。11.如申请专利范围第10项之电子装置,其中在上述半导体晶片之一主面的三个区域中,且在属于非配置上述凸出状电极之其他二个区域中包含了记忆阵列。12.如申请专利范围第1项之电子装置,其中上述复数个凸出状电极非被相互配列于,与上述凸出状电极之配列方向之直行方向上。13.一种电子装置之制造方法,其包含:准备工序,其系用于准备:半导体晶片,其包含:复数个电极垫,其系在一主面上沿同一方向呈一列状配置;及复数个凸出状电极,而上述电极系分别配置于上述各电极垫上;以及配线基板,其包含复数个连接部,而上述连接部系以如下方式配置:由上述配线基板一主面朝较深方向,比上述配线基板一主面更深的位置上,且与上述复数个凸出状电极形成对应;以及连接工序,其系在上述配线基板之一主面与上述半导体晶片之一主面之间,藉由黏接用树脂把半导体晶片压附于上述配线基板之一主面上,并以电子连接方式将上述各凸出状电极各连接于上述连接部上。14.如申请专利范围第13项之电子装置制造方法,其中上述配线基板包含:绝缘膜,其系于该一主面上形成;以及开口,其系于上述绝缘膜上形成;且上述复数个连接部系配置于上述开口部之底部。15.如申请专利范围第14项之电子装置制造方法,其中上述绝缘膜系包覆于上述半导体晶片之周缘。16.如申请专利范围第14项之电子装置制造方法,其中上述开口之平面尺寸比上述半导体晶片之平面尺寸为小,且上述绝缘膜之平面尺寸比上述半导体晶片之平面尺寸为大。17.一种电子装置,其包含:第一半导体晶片,其包含复数个第一电极垫,其系在一主面上以第一配列间隙进行配置;第二半导体晶片,其包含复数个第二电极垫,其系在一主面上以第二配列间隙进行配置,而第二配列间隙比上述第一配列间隙为小;配线基板,其包含复数个第一连接部,其系在一主面之第一区域中,以与上述复数个第一电极垫对应方式进行配置;以及复数个第二连接部,其系在与上述一主面之第一区域不同之第二区域中,以与上述复数个第二电极垫对应方式进行配置;第一凸出状电极,其系配置于上述第一电极垫和上述第一连接部之间,且各进行电子性连接;以及第二凸出状电极,其系配置于上述第二电极垫和上述第一连接部之间,且各进行电子性连接;上述复数个第一连接部及上述复数个第二连接部系配置于,由上述配线基板一主面朝较深方向,且比上述配线基板一主面更深的位置上;上述第二凸出状电极具有比上述第一凸出状电极更多段数之多段凸块结构。18.如申请专利范围第17项之电子装置,其中上述配线基板还包含:绝缘膜,其系在该一主面上形成;第一开口,其系在上述一主面之第一区域之上述绝缘膜上形成;以及第二开口,其系在上述一主面之第二区域之上述绝缘膜上形成;而上述连接部系被配置于上述开口之底部;上述复数个第一连接部系配置于上述第一开口的底部,而上述复数个第二连接部系配置于上述第二开口的底部。19.如申请专利范围第17项之电子装置,其中上述第二凸出状电极为多段凸块结构,其包含:基部凸块,其系与上述第二半导体晶片之第二电极垫连接,积叠凸块,其系积叠于上述基部凸块。20.如申请专利范围第17项之电子装置,其中上述第二凸出状电极为多段凸块结构,其包含:基部凸块,其系与上述第二半导体晶片之第二电极垫连接,第一积叠凸块,其系积叠于上述基部凸块;第二积叠凸块,其系积叠于上述第一基部凸块。21.如申请专利范围第17项之电子装置,其中上述第一凸出状电极与第二凸出状电极为销子凸块。22.如申请专利范围第17项之电子装置,其中上述配线基板包含多层配线结构;上述复数个第一及第二连接部,系各复数之配线的一部份,而上述配线系于位于上述配线基板之最上层形成。23.如申请专利范围第17项之电子装置,其中上述第一半导体晶片与第二半导体晶片,系藉由黏接用树脂与上述配线基板连接。24.如申请专利范围第23项之电子装置,其中上述黏接用树脂系异方导电性树脂,其系在绝缘性树脂中混入多数之导电性粒子而成。25.一种电子装置制造方法,其包含准备工序,其系准备:第一半导体晶片,其包含:复数个第一电极垫,其系在一主面上以第一配列间隙进行配置;以及复数个第一凸出状电极,其系分别与上述各第一电极垫连接;第二半导体晶片,其包含复数个第二电极垫,其系在一主面上以比上述第一配列间隙为小之第二配列间隙进行配置;以及复数个第二凸出状电极,其包含多段凸块结构,其系分别与上述各第二电极垫连接,且比上述第一凸出状电极之段数为多;配线基板,其包含:绝缘膜,其系在一主面上形成;第一开口,其系在上述一主面之第一区域之上述绝缘膜上形成;以及第二开口,其系在上述一主面之第二区域(其不同于第一区域)之上述绝缘膜上形成;第一连接部,其系于上述第一开口的底部,以与上述复数个第一凸出状电极对应的方式配置;以及第二连接部,其系于上述第二开口的底部,以与上述复数个第二凸出状电极对应的方式配置;连接工序,其系在上述配线基板之一主面之第一区域与上述半导体晶片之一主面之间,藉由第一黏接用树脂,在上述配线基板之一主面之第一区域上,把上述第一半导体晶片进行压附,并把上述各第一凸出状电极以电子方式连接于上述各第一连接部上;以及连接工序,其系在上述配线基板之一主面之第二区域与上述半导体晶片之一主面之间,藉由第二黏接用树脂,在上述配线基板之一主面之第二区域上,把上述第二半导体晶片进行压附,并把上述各第二凸出状电极以电子方式连接于上述各第二连接部上。26.一种电子装置,其包含:第一半导体晶片,其在一主面上包含第一电极垫;第二半导体晶片,其在一主面上包含第二电极垫,其平面面积比第一电极垫者为小;配线基板,其包含:绝缘膜,其系在一主面上形成;第一开口,其系在上述一主面之第一区域之上述绝缘膜上形成;第二开口,其系在上述一主面之第二区域(其不同于第一区域)之上述绝缘膜上形成;第一连接部,其系配置于上述第一开口的底部;以及第二连接部,其系配置于上述第二开口的底部;第一凸出状电极,其系配置于上述第一电极垫和上述第一连接部之间,且各进行电子性连接;以及第二凸出状电极,其系配置于上述第二电极垫和上述第一连接部之间,且各进行电子性连接;上述第二凸出状电极,其包含比上述第一凸出状电极之段数为多之多段凸块结构。27.一种电子装置,其包含:半导体晶片,其在一主面上包含电极垫;配线基板,其在一主面之表层部包含连接部;以及凸出状电极,其系配置于上述电极垫和上述配线基板的上述连接部之间,且各进行电子性连接;而上述连接部系配置于,由上述配线基板之一主面朝较深方向,且比上述一主面更深的位置上。28.一种电子装置,其包含:半导体晶片,其在一主面上包含电极垫;配线基板,其包含:绝缘膜,其系在一主面上形成;开口,其系在上述绝缘膜上形成;及配线,其一部份系配置于上述开口之底部,且其其他部份系被上述绝缘膜所包覆;凸出状电极,其系配置于上述电极垫和上述配线基板的上述连接部之间,且各进行电子性连接;以及黏接用树脂,其系配置于,上述半导体晶片与上述配线基板之间且在上述开口之内;而位于上述配线之其他部份之上述绝缘膜,其厚度在20[m]以下。29.一种电子装置,其包含:半导体晶片;复数个凸出状电极,其系配置于上述半导体晶片之一主面;配线基板;开口,其系在上述配线基板之一主面上形成;复数个连接部,其系于上述开口部之底部形成,且与上述凸出状电极各自连接;而上述凸出状电极,系配置于上述半导体晶片之一主面之第一中心线的周围。30.一种电子装置,其包含:半导体晶片;复数个凸出状电极,其系配置于上述半导体晶片之一主面;配线基板;开口,其系在上述配线基板之一主面上形成;复数个连接部,其系于上述开口部之底部形成,且与上述凸出状电极各自连接;而上述凸出状电极,系配置于上述半导体晶片之一主面之第一直线的周围。31.如申请专利范围第30项之电子装置,其中上述半导体晶片之一主面为长方形,而上述第一直线系与上述半导体晶片之一主面的两个短边相交。32.一种电子装置,其包含:半导体晶片;复数个凸出状电极,其系配置于上述半导体晶片之一主面;配线基板;开口,其系在上述配线基板之一主面上形成;复数个连接部,其系于上述开口部之底部形成,且与上述凸出状电极各自连接;在上述半导体晶片之一主面上,其多角形内侧并不包含上述半导体晶片之重心,而上述多角形系由上述复数个凸出状电极所结合形成。33.一种电子装置,其包含:半导体晶片,其系在一主面上有复数个电极垫;配线基板,其系在一主面上有复数个连接部;以及复数个凸出状电极,其系配置于上述半导体晶片之上述各电极垫和上述配线基板之各连接部之间,且成一列配列;其中上述配线基板之复数个连接部系配置于由上述配线基板一主面起之一深度方向上比上述配线基板一主面更深的位置上,上述半导体晶片之平面系形成为方形;上述复数个凸出状电极系配置于上述半导体晶片之一主面分成三等份所形成之三个区域中之任何一个。34.如申请专利范围第33项之电子装置,其中一记忆阵列系形成于该半导体晶片主面上该三个区域中配置有该凸出状电极之区域外之另二个区域。35.一种电子装置,其包含:半导体晶片,其包含一主面、及配置于该主面上之一列电极垫及一动态随机存取记忆体;该动态随机存取记忆体具有配置于该电极垫列两侧之多数记忆阵列,及配置于该电极垫列与该多数记忆阵列之一间之输入/输出电路;配线基板,其系在一主面上有复数个连接部;以及复数个凸出状电极,其系配置于上述电极垫之列上,且电连接上述各连接部;其中上述复数个连接部系配置于由上述配线基板一主面起之一深度方向上比上述配线基板一主面更深的位置上。36.如申请专利范围第35项之电子装置,其中上述动态随机存取记忆体系SDRAM。37.如申请专利范围第35项之电子装置,其中上述半导体晶片之平面系形成为方形;上述复数个凸出状电极系配置于上述半导体晶片之一主面分成三等份所形成之三个区域之一中心区域。38.如申请专利范围第35项之电子装置,其中上述连接部各自具有一凹部,且各个连接至其上之凸出状电极具有一收容于该凹部之部分。39.如申请专利范围第38项之电子装置,其中上述各连接部之凹部系藉由该连接部与该配线基板之弹性变形而形成。40.如申请专利范围第39项之电子装置,其中上述半导体晶片之平面系形成为方形;上述复数个凸出状电极系配置于上述半导体晶片之一主面分成三等份所形成之三个区域之一中心区域。41.如申请专利范围第40项之电子装置,其中上述动态随机存取记忆体系SDRAM。图式简单说明:图1为发明之实施型态一「MCM(电子装置)」之模式化平面图。图2为图1之MCM之模式化底面图。图3为显示缓冲用晶片(其系包含于图1之MCM之中)安装状态之模式化切面图。图4为显示记忆用晶片(其系包含于图1之MCM之中)安装状态之模式化切面图。图5为显示控制用晶片(其系包含于图1之MCM之中)安装状态之模式化切面图。图6为显示电容元件(其系包含于图1之MCM之中)安装状态之模式化切面图。图7(a)、(b)、(c)为显示部份缓冲用晶片、记忆用晶片及控制用晶片(其系包含于图1之MCM之中)之垫配列的模式化切面图。图8(a)、(b)、(c)为显示部份缓冲用晶片、记忆用晶片及控制用晶片(其系包含于图1之MCM之中)之概略结构的模式化切面图。图9为显示记忆用晶片(其系包含于图1之MCM之中)之模式化切面图。图10为显示配线基板之一部份(其系用于图1之MCM之中)之模式化切面图。图11(a)、(b)在本发明之实施型态一之MCM制造方面,在记忆用晶片之电极垫上销子凸块形成工序之模式化切面图。图12在本发明之实施型态一之MCM制造方面,用来说明缓冲用晶片安装工序之模式化切面图。图13在本发明之实施型态一之MCM制造方面,用来说明缓冲用晶片安装工序之模式化切面图。图14在本发明之实施型态一之MCM制造方面,用来说明记忆用晶片安装工序之模式化切面图。图15在本发明之实施型态一之MCM制造方面,用来说明记忆用晶片安装工序之模式化切面图。图16(a)、(b)、(c)在本发明之实施型态一之MCM方面,用来显示其他凸块配列样式之记忆用晶片之模式化切面图。图17用来显示记忆用晶片安装状态之模式化切面图;该晶片系包含于本发明实施型态一之变形例1之MCM中。图18用来显示记忆用晶片安装状态之模式化切面图;该晶片系包含于本发明实施型态一之变形例2之MCM中。图19在本发明之实施型态二之MCM方面,用来说明记忆用晶片安装状态之模式化切面图。图20把图19之一部份放大后之模式化切面图。图21向来之DRAM晶片之平面结构。 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