| 主权项 |
1.一种非挥发性半导体记忆体装置,包括:主要记忆格阵列,由复数个NAND记忆格串列形成,每个记忆格串列都是由复数个记忆格电晶体形成;次记忆格阵列,具有复数个NAND记忆格串列,每个都是由复数个记忆格电晶体形成,次记忆格阵列之记忆格串列中的记忆格电晶体数目是小于主要记忆格阵列之NAND记忆格串列内的记忆格电晶体数目,在程式化与清除操作期间,次记忆格阵列是操作地连接到主要记忆格阵列的主要位元线,而且在读取操作期间,次记忆格阵列是以电气方式脱离开主要位元线,且次记忆格阵列具有独自的读取路径,是独立于主要记忆格阵列的读取路径。2.如申请专利范围中第1项之装置,其中该次记忆格阵列包括复数个次阵列区块,每个次阵列区块都包括复数个I/O次阵列,而且每个I/O次阵列都包括复数个NAND记忆格串列。3.如申请专利范围中第2项之装置,其中该每个I/O次阵列都是连接到单一字线上。4.如申请专利范围中第2项之装置,其中该次记忆格阵列的每个NAND记忆格串列包括:第一选择电晶体,具有连接到相对应位元线的汲极,具有连接到具悬浮闸极之记忆格电晶体之汲极的源极,以及具有连接到串列选择线的闸极;第二选择电晶体,具有连接到记忆格电晶体之源极的汲极,具有连接到共用源极线的源极,以及具有连接到接地选择线的闸极;其中该记忆格电晶体是连接在第一与第二选择电晶体之间。5.如申请专利范围中第1项之装置,其中该次记忆格阵列能读取出随机存取资料,是比读取出主要记忆格阵列内的资料还快。6.如申请专利范围中第1项之装置,其中该次记忆格阵列能将索引到储存于主要记忆格阵列内之资料的资料储存起来。7.如申请专利范围中第1项之装置,其中ROM表是储存在该次记忆格阵列内。8.一种非挥发性半导体记忆体装置的记忆格阵列结构,包括:第一记忆格阵列,具有复数个由复数个I/O主要阵列所形成的主要阵列区块,而I/O主要阵列是依次由复数个NAND记忆格串列形成;第二记忆格阵列,具有复数个NAND记忆格串列,每个NAND记忆格串列都是由复数个记忆格电晶体形成,第二记忆格阵列内记忆格电晶体的数目是小于第一记忆格阵列之NAND记忆格串列内记忆格电晶体的数目,在程式化与清除操作期间,该第二记忆格阵列是操作地连接到第一记忆格阵列的主要位元线,而且该第二记忆格阵列在读取操作期间,是以电气方式脱离开主要位元线,该第二记忆格阵列具有独自的读取路径,是独立于第一记忆格阵列的读取路径,该第二记忆格阵列在读取期间具有比第一记忆格阵列的感测时间还短的感测时间。9.如申请专利范围中第8项之结构,其中该第一记忆格阵列的读取路径与第二记忆格阵列的读取路径之中的一个,利用资料输出多工器而连接到资料输出线,以反应到多工控制信号的逻辑准位。10.如申请专利范围中第9项之结构,其中该二记忆格阵列的至少一个NAND记忆格串列包括:第一选择电晶体,具有连接到位元线的汲极,具有连接到具悬浮闸极之记忆格电晶体之汲极的源极,以及具有连接到串列选择线的闸极;第二选择电晶体,具有连接到记忆格电晶体源极的汲极,具有连接到共用源极线的源极,以及具有连接到接地选择线的闸极;以及该记忆格电晶体具有汲极-源极通道,是连接第一与第二选择电晶体之间,而且具有连接到字线的控制闸极。11.如申请专利范围中第10项之结构,其中该接地选择线是由金属线形成或是连接到金属线,该金属线具有比字线还高的电气导电性。12.如申请专利范围中第10项之结构,其中该串列选择线是由金属线形成或是连接到金属线,该金属线具有比字线还高的电气导电性。13.一种电气可程式化与可清除之非挥发性半导体记忆体装置,包括:主要记忆格阵列,具有复数个主要阵列区块,该复数个主要阵列区块中的每个区块都包括复数个NAND记忆格串列,而在NAND记忆格串列中,记忆格电晶体是连接在串列选择电晶体与接地选择电晶体之间,该串列选择电晶体与接地选择电晶体是分别连接到主要位元线与虚接地,NAND记忆格串列具有二个或多个连接到位元线上的记忆格电晶体,该记忆格电晶体具有串接的汲极-源极通道,每个记忆格电晶体都具有控制闸极以及储存资料用的悬浮闸极;次记忆格阵列,包括复数个具有复数个NAND记忆格串列的次阵列区块,次记忆格阵列的每个记忆格串列都包括记忆格电晶体,该记忆格电晶体的数目是小于主要记忆格阵列之NAND记忆格串列内记忆格电晶体的数目,次记忆格阵列在程式化与清除操作期间,是操作成连接到主要记忆格阵列的主要位元线,而且次记忆格阵列在读取操作期间,是以电气方式脱离开主要位元线,并具有独自的读取路径,是独立于主要记忆格阵列的读取路径;次位元线选择器,选择性的将次位元线连接到主要位元线,以反应关闭信号;页缓冲器,连接在主要位元线与主要资料线之间,对被选取记忆格电晶体的资料进行存取,并在程式化时提供程式化电压给主要位元线;次阵列行选择器,连接在次位元线与次资料线之间;感测放大器,连接到次资料线上,对次记忆格阵列中被选取记忆格电晶体的资料进行存取;虚功率控制器,提供电源电压给次资料线;资料输出多工器,选择性的经共用输出线,将提供给次资料线与主要资料线的资料进行输出;以及输入缓冲器,在程式化时,将外部电路输入的资料进行输入缓冲处理,以便提供给主要资料线。14.如申请专利范围中第13项之装置,其中该次记忆格阵列包括复数个次阵列区块,每个次阵列区块都包括8个I/O次阵列,而每个I/O次阵列都包括复数个NAND记忆格串列。15.如申请专利范围中第14项之装置,其中该I/O次阵列是连接到单一字线。16.如申请专利范围中第14项之装置,其中该次记忆格阵列的NAND记忆格串列包括:第一选择电晶体,具有连接到位元线的汲极,具有连接到具悬浮闸极之记忆格电晶体之汲极的源极,以及具有连接到串列选择线的闸极;第二选择电晶体,具有连接到记忆格电晶体源极的汲极,具有连接到共用源极线的源极,以及具有连接到接地选择线的闸极;其中该记忆格电晶体是在其控制闸极连接到字线,而其汲极-源极通道是连接到第一与第二选择电晶体之间。17.如申请专利范围中第13项之装置,其中该次记忆格阵列可以在随机存取下操作,该随机存取需要比主要记忆格阵列还高速的资料读取操作。18.如申请专利范围中第13项之装置,其中该次记忆格阵列能储存与储存在主要记忆格阵列内之资料有关的索引资料。19.如申请专利范围中第13项之装置,其中该次记忆格阵列能储存ROM表资讯。20.如申请专利范围中第16项之装置,其中该接地选择线是由金属线形成或是连接到金属线,该金属线具有比字线还高的电气导电性。21.如申请专利范围中第16项之装置,其中该串列选择线是由金属线形成或是连接到金属线,该金属线具有比字线还高的电气导电性。22.一种对非挥发性半导体记忆体装置的记忆格阵列进行存取的方法,该记忆体装置具有由复数个NAND记忆格串列所形成之主要记忆格阵列,且具有包括复数个NAND记忆格串列的次记忆格阵列,该NAND记忆格串列是由复数个记忆格电晶体形成,次记忆格阵列内记忆格电晶体的数目是小于主要记忆格阵列之NAND记忆格串列内记忆格电晶体的数目,该方法包括:在次记忆格阵列内,于操作上在次记忆格阵列的程式化与清除操作期间,将次记忆格阵列的次位元线连接到主要记忆格阵列的主要位元线,来进行与主要记忆格阵列相同的程式化与清除操作;以及在次记忆格阵列的随机读取操作期间,于操作上将次记忆格阵列的次位元线脱离开主要记忆格阵列的主要位元线,用比主要记忆格阵列还短的资料感测时间,来进行读取操作。23.一种NAND快闪记忆体装置,包括:主要记忆格阵列,具有复数个主要阵列区块,该主要阵列区块具有复数个NAND记忆格串列,在NAND记忆格串列中,记忆格电晶体是连接在串列选择电晶体与接地选择电晶体之间,该串列选择电晶体与接地选择电晶体是分别连接到主要位元线与虚接地,NAND记忆格串列具有二个或多个连接到位元线上的记忆格电晶体,其中汲极-源极通道是串接在一起,每个记忆格电晶体都具有控制闸极以及储存资料用的悬浮闸极,记忆格电晶体的控制闸极是连接到相对应的复数个字线,而串列选择电晶体的汲极是连接到复数个跨越在字线上的位元线;次记忆格阵列,包括复数个具有复数个NAND记忆格串列的次阵列区块,其中该记忆格串列包括记忆格电晶体,该记忆格电晶体的数目是小于主要记忆格阵列之NAND记忆格串列内记忆格电晶体的数目,次记忆格阵列在程式化与清除操作期间,在操作上被连接到主要记忆格阵列的主要位元线,而且次记忆格阵列在读取操作期间,是以电气方式脱离开主要位元线,并具有独自的读取路径,是独立于主要记忆格阵列的读取路径,该次记忆格阵列在读取操作时,具有比主要记忆格阵列还快的感测时间;存取装置,对主要与次记忆格阵列的资料进行存取;以及共用输出装置,将存取装置所输出的资料做选择性的输出。24.一种电气可程式化与可清除的非挥发性半导体记忆体装置,包括:复数个NAND记忆格串列,其中一个或多个具有控制闸极与悬浮闸极的记忆格被耦合在一起,使得其通道是串接在一起,该记忆格是分别经由串列选择装置与接地选择装置串接到位元线与虚接地;复数个字线,分别耦合到复数个NAND记忆格串列的控制闸极;复数个NAND记忆格区块,具有复数个位元线;NAND记忆格阵列,其中复数个NAND记忆格区块被耦合到相对应的位元线;NAND记忆格主要阵列,具有与NAND记忆格阵列相同的结构;NAND记忆格次阵列,具有NAND记忆格区块,该NAND记忆格区块的数目是小于NAND记忆格主要阵列内NAND记忆格区块的数目;次位元线选择装置,将位元线连接到脱离开二个阵列的每个阵列;页缓冲器,连接到NAND记忆格主要阵列的位元线,进而读取出记忆格的状态,并在程式化操作时提供程式化电压给位元线;次阵列行选择器,连接到NAND记忆格次阵列的位元线,进而将NAND记忆格次阵列的复数个位元线之所有或一部分选取出来,使得被选取的位元线是连接到分离电路上;感测放大器,经由次阵列行选择器,读取出被选取位元线的记忆格状态;以及虚功率控制器,经由次阵列行选择器,提供电源电压给被选取位元线。25.如申请专利范围中第24项之装置,其中该主要位元线是被组合成在NAND记忆格次阵列的程式化期间,以电气方式利用次位元线选择装置,连接到次位元线。26.如申请专利范围中第25项之装置,其中该主要位元线是在NAND记忆格次阵列的读取操作期间,以电气方式利用次位元线选择装置,脱离开次位元线。27.如申请专利范围中第26项之装置,其中该NAND记忆格次阵列内的NAND记忆格区块是连接到字线上。28.如申请专利范围中第24项之装置,其中该NAND记忆格次阵列内NAND记忆格区块的串列选择装置,是经由一个或多个具有比字线还低之电气电阻的连接装置,来提供信号。29.如申请专利范围中第24项之装置,其中该字线电压,在该NAND记忆格次阵列的非操作状态时,是被加上比关闭状态时NAND记忆格之临界电压还低的电压准位,而且其中施加到接地选择装置上的电压是等于接地选择装置能被打开时的准位。30.如申请专利范围中第27项之装置,其中在该NAND记忆格次阵列内NAND记忆格区块的接地选择装置,是经由一个或多个具有比字线还低之电气电阻的连接装置,而将信号加上去。31.如申请专利范围中第24项之装置,其中该字线电压,在该NAND记忆格次阵列的非操作状态时,是被加上比NAND记忆格在关闭状态时之临界电压还低的准位,而且其中加到串列选择装置上的电压是等于接地选择装置能被打开时的准位。32.如申请专利范围中第28项之装置,其中该选择线是被耦合到在三个或三个以上连接区域上的连接装置。33.如申请专利范围中第32项之装置,其中该连接区域是被I/O阵列单元分割开。图式简单说明:图1是依据本发明较佳实施例半导体记忆体装置之记忆格阵列的方块图;图2是显示图1中串列存取之主要阵列方块结构的详细方块图;图3是显示图2中一个I/O主要阵列的详细方块图;图4是显示图1中随机存取之一个次阵列方块结构的详细方块图;图5是显示图1中随机存取之一个次阵列方块的另一结构之详细方块图;图6是显示图4或图5中一个I/O次阵列的详细方块图;图7是显示图1中页缓冲器结构的电路图;图8是显示图7中一个页缓冲器单元的详细电路图;图9是显示图1中次阵列行选择器的详细电路图;图10是显示图1中虚功率控制器与感测放大器之间连接关系的详细电路图;图11是显示图1中资料输入缓冲器的详细电路图;图12是显示图1中资料输出多工器的详细电路图;以及图13是显示图1中次阵列区块之读取操作的详细方块图。 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