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Disposición de circuito para la conmutación desde una primera señal de reloj (B0CLK) hasta una segunda señal de reloj (B1CLK) de acuerdo con una señal de selección de reloj (CLKSEL), en la que: se proporcionan derivaciones de circuito asignadas a una primera señal de reloj y a la segunda señal de reloj, se proporciona un miembro de combinación (VKG) que está conectado en el lado de entrada con las derivaciones del circuito y en cuya salida puede emitirse la señal de reloj de salida (BS- BCMCLK), caracterizado porque - la primera derivación de circuito para la primera señal de reloj se forma con un primer Flip-Flop (FF01), un segundo Flip-Flop (FF02), y una primera puerta-Y (AND01), un tercer Flip-Flop (FF03), y una segunda puerta-Y (AND02), - la segunda derivación de circuito para la segunda señal de reloj se forma con un undécimo Flip - Flop (FF11), un duodécimo Flip-Flop (FF12), una undécima puerta-Y (AND11), un decimotercero Flip-Flop (FF13), y una duodécima puerta-Y (AND12), - la señalde selección de reloj invertida (CLKSEL) es alimentada como una señal de selección (B0CLKSEL) para la primera señal de reloj a la entrada de datos (D) del primer Flip-Flop (FF01) y a la primera entrada de la primera puerta-Y (AND01), - la primera señal de reloj (B0CLK) es alimentada a la entrada de reloj (CLK) del primer Flip-Flop (FF01), a la entrada de reloj (CLK) del segundo Flip-Flop (FF02), a la entrada de reloj inversora del tercer FlipFlop (FF03) y a la primera entrada de la segunda puerta-Y (AND02), - la salida (Q) del primer Flip-Flop (FF01)está conectada con la entrada de datos (D)del segundo Flip-Flop (FF02), - la salida (Q) del segundo Flip-Flop (FF02) está conectada con la segunda entrada de la primera puerta-Y (AND01), - la salida de la primera puerta-Y (AND01) está conectada con la entrada de datos (D)del tercer Flip-Flop (FF03), - el tercer Flip-Flop (FF03) está impulsado en su entrada de reposición (RES) con una señal de alarma (B0-CLKALA) asociada con la primera señal de reloj, - la salida (Q) del tercer Flip-Flop (FF03) está conectada con la segunda entrada de la segunda puerta-Y (AND02), - la señal de selección de reloj (CLKSEL) es alimentada como una señal de selección (B1CLKSEL) para la segunda señal de reloj a la entrada de datos (D) del undécimo Flip-Flop (FF11) y a la primera entrada de la undécima puerta-Y (AND11), - la segunda señal de reloj (B1CLK) es alimentada a la entrada de reloj (CLK) del undécimo Flip-Flop(FF11), a la entrada de reloj (CLK) del duodécimo Flip-Flop (FF12), a la entrada de reloj inversora del decimotercero Flip-Flop (FF13) y a la primera entrada de la duodécima puerta-Y (AND12), - la salida (Q) del undécimo Flip-Flop (FF11) está conectada con la entrada de datos (D) del duodécimo Flip-Flop (FF12), - la salida (Q) del duodécimo Flip-Flop (FF12) está conectada con la segunda entrada de la undécima puerta-Y (AND11), - la salida de la undécima puerta-Y (AND11) está conectada con la entrada de datos (D) del decimotercero Flip-Flop (FF13), - el decimotercero Flip-Flop (FF13) está impulsado en su entrada de reposición (RES) con una señal de alarma (B1-CLKALA) asociada con la segunda señal de reloj (B1-CLK) - la salida (Q) del decimotercero Flip-Flop (FF13) está conectada con la segunda entrada de la duodécima puerta-Y (AND12), - a la primera entrada del miembro de combinación es alimentada la señal emitida en la salida de la segunda puerta-Y (AND02) y a la segunda entrada del miembro de combinación es alimentada la señal emitida en la salida de la duodécima puerta-Y (AND12).
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