| 主权项 |
1.一种半导体装置,具有在半导体基板之主面上电路元件藉由边界规定之元件形成区域,与未形成有邻接于前述边界之电路元件之虚拟区域,其特征为:前述虚拟区域至少具有两个虚拟图案群,在各个虚拟图案群,平面上所占有之形状互为同一形状以及互为同一尺寸之复数个图案是相互间隔为行列状而配置,前述复数个图案之行方向及/或列方向之尺寸于前述各个虚拟图案群之间不同。2.如申请专利范围第1项之半导体装置,其中前述各个虚拟图案群之中构成第1虚拟图案群之复数个图案之行方向及/或列方向之尺寸在最小之情况下,合计前述第1虚拟图案群中的1个图案之一边之尺寸与邻接之图案间之间隔尺寸的尺寸,在行方向以及列方向都被规定为合计其他虚拟图案群中的1个图案之一边之尺寸与邻接之图案间之间隔尺寸的尺寸之整数分之一而成。3.如申请专利范围第1或2项之半导体装置,其中邻接之图案间之行方向之间隔尺寸于前述各个虚拟图案群之间系相同,邻接之图案间之列方向之间隔尺寸于前述各个虚拟图案群之间系相同。4.如申请专利范围第1或2项之半导体装置,其中前述复数个图案之形状系正方形或长方形。5.如申请专利范围第1或2项之半导体装置,其中前述复数个图案系藉由形成于前述半导体基板之主面之分离沟而被相互分离之半导体岛。6.如申请专利范围第1或2项之半导体装置,其中前述复数个图案系由与设置于前述半导体基板之主面上之配线相同之导电层所形成之导电体岛。7.一种半导体装置,具有在半导体基板之主面上电路元件藉由边界规定之元件形成区域,与未形成有邻接于前述边界之电路元件之虚拟区域,其特征为:前述虚拟区域至少具有两个虚拟图案群,在各个虚拟图案群,平面上所占有之形状互为同一形状以及互为同一尺寸之复数个半导体岛系藉由埋入有绝缘膜之分离沟而被相互间隔成行列状而配置,前述复数个半导体岛之行方向及/或列方向之尺寸于前述各个虚拟图案群之间不同。8.一种半导体装置,具有在半导体基板之主面上配线藉由边界规定之元件形成区域,与未形成有邻接于前述边界之配线之虚拟区域,其特征为:前述虚拟区域至少具有两个虚拟图案群,在各个虚拟图案群,平面上所占有之形状互为同一形状以及互为同一尺寸;由与前述配线相同之导电层所形成之复数个导电岛,其间系藉由绝缘膜相互间隔成行列状而配置,前述复数个导电岛之行方向及/或列方向之尺寸于前述各个虚拟图案群之间不同。9.一种半导体装置之制造方法,形成有电路元件之元件形成区域与未形成电路元件之虚拟区域藉由边界规定,于前述虚拟区域至少形成两个虚拟图案群,其特征包含:(a)在半导体基板之主面形成规定前述元件形成区域之主动区域之第1分离沟,与将构成前述虚拟区域之前述各个虚拟图案群之复数个半导体岛分割成行列状之第2分离沟之制程,与(b)以埋入前述第1分离沟以及前述第2分离沟之方式,覆盖前述元件形成区域以及前述虚拟区域而沉积绝缘膜之制程,与(c)研磨前述绝缘膜除去前述第1分离沟以及前述第2分离沟之外部之前述绝缘膜之制程;在前述各个虚拟图案群形成有平面上所占有之形状互为同一形状以及互为同一尺寸之前述复数个半导体岛,而前述复数个半导体岛之行方向及/或列方向之尺寸于前述各个虚拟图案群之间不同。10.如申请专利范围第9项之半导体装置之制造方法,其中更包含在前述(c)制程之前,形成覆盖相对宽广之分离沟之光阻图案,蚀刻未被该光阻图案所覆盖之前述绝缘膜之上部之制程。11.一种半导体装置之制造方法,形成有电路元件之元件形成区域与未形成电路元件之虚拟区域藉由边界规定,而于前述虚拟区域至少形成两个虚拟图案群,其特征包含:(a)在半导体基板之主面形成规定前述元件形成区域之主动区域之第1分离沟,与将构成前述虚拟区域之前述各个虚拟图案群之复数个半导体岛分割成行列状之第2分离沟之制程,与(b)以埋入前述第1分离沟以及前述第2分离沟之方式,覆盖前述元件形成区域以及前述虚拟区域沉积绝缘膜之后,于前述绝缘膜之上层沉积涂布性绝缘膜之制程,与(c)以回蚀法除去前述涂布性绝缘膜,再平坦化前述绝缘膜之表面之制程;(d)研磨前述绝缘膜除去前述第1分离沟以及前述第2分离沟之外部之前述绝缘膜之制程;在前述各个虚拟图案群形成有平面上所占有之形状互为同一形状以及互为同一尺寸之前述复数个半导体岛,而前述复数个半导体岛之行方向及/或列方向之尺寸于前述各个虚拟图案群之间不同。12.一种半导体装置之制造方法,形成有电路元件之元件形成区域与未形成有电路元件之虚拟区域藉由边界规定,于前述虚拟区域至少形成两个虚拟图案群,其特征包含:(a)在半导体基板上沉积构成闸绝缘膜之第1绝缘膜,第1矽膜以及第2绝缘膜之制程,与(b)蚀刻前述第2绝缘膜、前述第1矽膜、前述第1绝缘膜以及前述半导体基板,形成规定前述元件形成区域之主动区域之第1分离沟,与将构成前述虚拟区域之前述各个虚拟图案群之复数个半导体岛分割成行列状之第2分离沟之制程,与(c)以埋入前述第1分离沟以及前述第2分离沟之方式,覆盖前述元件形成区域以及前述虚拟区域并沉积第3绝缘膜之制程,与(d)研磨前述第3绝缘膜除去前述第1分离沟以及前述第2分离沟之外部之前述第3绝缘膜之制程,与(e)在除去前述第2绝缘膜后,于前述半导体基板上沉积第2矽膜之制程,与(f)加工前述第2矽膜以及前述第1矽膜,形成闸电极之制程;于前述各个虚拟图案群形成有平面上所占有之形状互为同一形状以及互为同一尺寸之前述复数个半导体岛,而前述复数个半导体岛之行方向及/或列方向之尺寸于前述各个虚拟图案群之间不同。13.如申请专利范围第9,10,11或12项中任一项之半导体装置之制造方法,其中前述各个虚拟图案群之中构成第1虚拟图案群之复数个半导体岛之行方向及/或列方向之尺寸为最小之情况下,合计前述第1虚拟图案群中的1个半导体岛之一边之尺寸与邻接之半导体岛间之间隔尺寸之尺寸,在行方向以及列方向都被规定为合计其他虚拟图案群中的1个半导体岛之一边之尺寸与邻接之半导体岛间之间隔尺寸之尺寸之整数分之一而成。14.如申请专利范围第9,10或11项中任一项之半导体装置之制造方法,其中于前述绝缘膜之下系从下层依序形成氧化矽膜以及氮化矽膜;前述氮化矽膜系作为前述绝缘膜之研磨制程中之中止层之功能。15.如申请专利范围第12项之半导体装置之制造方法,其中前述第2绝缘膜系由氮化矽膜所构成;前述第2绝缘膜系作为前述第3绝缘膜之研磨制程中之中止层之功能。16.一种半导体元件之制造方法,形成有配线之元件形成区域与未形成有配线之虚拟区域藉由边界规定,而于前述虚拟区域至少形成两个虚拟图案群,其特征包含:(a)形成沉积于半导体基板上之导电膜,于前述元件形成区域形成配线,于前述虚拟区域形成配置构成前述各个虚拟图案群的行列状之复数个导电岛之制程,与(b)覆盖前述配线以及前述复数个导电岛沉积绝缘膜之制程,与(c)平坦化前述绝缘膜之表面之制程;于前述各个虚拟图案群配置有平面上所占有之形状互为相同之形状以及互为相同之尺寸之前述复数个导电岛,而前述复数个导电岛之行方向及/或列方向之尺寸于前述各个虚拟图案群之间不同。17.如申请专利范围第16项之半导体装置之制造方法,其中前述各个虚拟图案群之中构成第1虚拟图案群之复数个导电岛之行方向及/或列方向之尺寸为最小之情况下,合计前述第1虚拟图案群中的1个导电岛之一边之尺寸与邻接之导电岛间之间隔尺寸之尺寸,在行方向以及列方向都被规定为合计其他虚拟图案群之1个导电岛之一边之尺寸与邻接之导电岛间之间隔尺寸之尺寸之整数分之一而成。18.一种半导体装置之设计方法,具有在半导体基板之主面上电路元件藉由边界规定之元件形成区域,与未形成有邻接于前述边界之电路元件之虚拟区域;前述虚拟区域至少具有两个虚拟图案群,在各个虚拟图案群,平面上所占有之形状互为相同之形状以及互为相同之尺寸之复数个图案被相互间隔成行列状而配置,前述复数个图案之行方向及/或列方向之尺寸于前述各个虚拟图案群之间不同,其特征为:在前述元件形成区域与前述虚拟区域藉由边界规定之后,包含于前述每一各个虚拟图案群配置复数个图案之制程;前述每一各个虚拟图案群都作成合计构成该虚拟图案群之图案之一边之尺寸与邻接之图案间之间隔尺寸之尺寸之网眼,并于图案配置禁止区域以外之前述网眼内配置图案。19.如申请专利范围第18项之半导体装置之设计方法,其中前述各个虚拟图案群之中构成第1虚拟图案群之复数个图案之行方向及/或列方向之尺寸为最小之情况下,合计前述第1虚拟图案群中的1个图案之一边之尺寸与邻接之图案间之间隔尺寸之尺寸,在行方向以及列方向都被规定为合计其他虚拟图案群中的1个图案中的一边之尺寸与邻接之图案间之间隔尺寸所合计之尺寸之整数分之一而成。20.如申请专利范围第18或19项之半导体装置之设计方法,其中邻接之图案间之行方向之间隔尺寸于前述各个虚拟图案群之间相同,而邻接之图案间之列方向之间隔尺寸于前述各个虚拟图案群之间相同。21.如申请专利范围第18或l9项之半导体装置之设计方法,其中前述复数个图案之形状系正方形或长方形。图式简单说明:第1图系表示本实施型态1之逻辑积体电路装置之一例之要部平面图。第2图系表示第1图之A-A线之剖面图。第3图(a)、(b)系用以说明虚拟图案之间隔以及尺寸之平面图。第4图系用以说明虚拟图案之配置之一例之平面图。第5图系表示虚拟图案之作成方法之一例之制程图。第6图系按制程顺序表示本实施型态1之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第7图系按制程顺序表示本实施型态1之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第8图系按制程顺序表示本实施型态1之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第9图系按制程顺序表示本实施型态1之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第10图系按制程顺序表示本实施型态1之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第11图系按制程顺序表示本实施型态1之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第12图系按制程顺序表示本实施型态1之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第13图系按制程顺序表示本实施型态1之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第14图系按制程顺序表示本实施型态1之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第15图系按制程顺序表示本实施型态1之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第16图系按制程顺序表示本实施型态1之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第17图系按制程顺序表示本实施型态2之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第18图系按制程顺序表示本实施型态2之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第19图系按制程顺序表示本实施型态3之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第20图系按制程顺序表示本实施型态3之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第21图系按制程顺序表示本实施型态3之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第22图系按制程顺序表示本实施型态3之逻辑积体电路装置之制造方法之一例之半导体基板之要部剖面图。第23图系表示本实施型态4之其他之逻辑积体电路装置之一例之要部平面图。第24图(a)、(b)系用以说明虚拟图案之间距以及尺寸之平面图。第25图系表示本实施型态5之配线之虚拟图案之一例之要部平面图。第26图(a)、(b)系用以说明配线之虚拟图案之间距以及尺寸之平面图。第27图系表示于本实施型态5之配线采用虚拟图案之逻辑积体电路装置之一例之要部剖面图。第28图系表示本发明者检讨后之第1虚拟图案之配置方法之平面图。第29图系表示本发明者检讨后之第2虚拟图案之配置方法之平面图。 |
