| 主权项 |
1.一种深渠沟电容结构,包含有:一具有第一导电型之半导体基底;一具有第二导电型之离子掺杂层,系埋入于该半导体基底之顶部区域中;一氧化层,系形成于该半导体基底表面上;一矽层,系形成该氧化层之表面上;一第一深渠沟,系穿越该离子掺杂层直至该半导体基底之一预定深度;一具有第二导电型之扩散层,系环绕该第一深渠沟而形成于该半导体基底中;一第一介电层,系形成于该第一深渠沟之侧壁与底部;一第一导电层,系填满该第一深渠沟;一第二深渠沟,系穿越该矽层与该氧化层以形成于该第一深渠沟之上方,且该第二深渠沟之孔径小于该第一深渠沟之孔径;一第二介电层,系形成于该第二深渠沟之侧壁;以及一第二导电层,系填满该第二深渠沟,且与该第一导电层形成电连接。2.如申请专利范围第1项所述之深渠沟电容结构,其中该矽层系以SOI(silicon-on-insulator,SOI)技术所制成。3.如申请专利范围第1项所述之深渠沟电容结构,其中该第一介电层系由氮化矽与氧化矽所构成。4.如申请专利范围第1项所述之深渠沟电容结构,其中该第一导电层与该第二导电层系由多晶矽所构成。5.如申请专利范围第1项所述之深渠沟电容结构,其中该第二介电层系由氧化矽所构成。6.如申请专利范围第1项所述之深渠沟电容结构,另包含有一第三导电层,系设置于该第二深渠沟之顶部。7.如申请专利范围第1项所述之深渠沟电容结构,其中该第一导电型为p型。8.如申请专利范围第1项所述之深渠沟电容结构,其中该第二导电型为n型。9.一种深渠沟电容结构的制作方法,包含有下列步骤:提供一具有第一导电型之半导体基底,其表面上依序设置有一第一垫氧化层与一第一垫氮化矽层;将第一预定区域之该第一垫氮化矽层、该第一垫氧化层以及该半导体基底去除,以形成一第一深渠沟;于该半导体基底中形成一具有第二导电型之离子掺杂层,以环绕该第一深渠沟之周围区域;于该第一深渠沟之侧壁与底部形成一第一介电层;于该第一深渠沟内填满一第一导电层;进行一平坦化制程,使该第一导电层与该半导体基底之表面高度一致;进行一氧化制程,以于该该第一导电层与该半导体基底之表面上形成一氧化层;进行一离子布植制程,于该半导体基底之顶部区域中埋入一具有第二导电型之离子掺杂层;进行一SOI(silicon-on-insulator,SOI)制程,于该第一导电层与该半导体基底表面上形成一矽层;依序于该矽层表面上形成一第二垫氧化层与一第二垫氮化矽层;以及将第二预定区域之该第二垫氮化矽层、该第二垫氧化层、该矽层、该氧化层与该第一垫氧化层去除,以形成一第二深渠沟,其中该第二深渠沟之孔径小于该第一深渠沟之孔径。10.如申请专利范围第9项所述之制作方法,其中该一SOI(silicon-on-insulator,SOI)制程包含有下列步骤:提供一矽晶片;对该矽晶片进行一氢离子掺杂制程,使该矽晶片表面之掺杂区域成为该矽层,而未掺杂区域成为一牺牲层;进行晶片黏合制程,将该矽晶片表面向下黏合至该第一导电层与该垫氧化层之表面上;进行退火处理,将该牺牲层去除;以及对该矽层进行平坦化处理。11.如申请专利范围第9项所述之制作方法,其中该第一介电层系由氮化矽与氧化矽所构成。12.如申请专利范围第9项所述之制作方法,其中该第一导电层系由多晶矽所构成。13.如申请专利范围第9项所述之制作方法,其中该第一导电型为p型。14.如申请专利范围第9项所述之制作方法,其中该第二导电型为n型15.如申请专利范围第9项所述之制作方法,另包含有下列步骤:于该第二深渠沟之侧壁形成一第二介电层;以及于该第二深渠沟内填满一第二多晶矽层,以与该第一多晶矽层形成电连接。16.如申请专利范围第15项所述之制作方法,其中该第二介电层系由氧化矽所构成。17.如申请专利范围第15项所述之制作方法,其中该第二导电层系由多晶矽所构成。图式简单说明:第1A图为习知DRAM之深渠沟的排列示意图。第1B图为沿第1A图之切线B-B所示之深渠沟的剖面示意图。第2图显示本发明之深渠沟结构的排列示意图。第3A至3J图为沿第2图之切线3-3显示本发明之深渠沟电容结构的制作方法。第4A至4D图显示于第3图所示之矽基底上进行SOI技术的剖面示意图。 |
