| 主权项 |
1.一种电子电路单元,其特征为:在氧化铝基板上以薄膜形成包含电容器及电阻之电路元件及连接于这些电路元件之导电图案,在上述氧化铝基板上搭载半导体裸晶片之同时,将该半导体裸晶片导线接合于上述导电图案,并且,在上述氧化铝基板上以薄膜形成隔开既定间隔而对向之一对导电路所构成之电感元件,藉由该电感元件来构成不平衡/平衡变换电路。2.如申请专利范围第1项之电子电路单元,其中将上述一对导电路形成于上述氧化铝基板上之同一面上。3.如申请专利范围第1项之电子电路单元,其中在上述氧化铝基板上介由绝缘物叠层上述一对导电路。4.如申请专利范围第2项之电子电路单元,其中在上述氧化铝基板上介由绝缘物叠层上述一对导电路。5.如申请专利范围第1项之电子电路单元,其中将上述一对导电路形成为涡卷状或锯齿状。6.如申请专利范围第2项之电子电路单元,其中将上述一对导电路形成为涡卷状或锯齿状。7.如申请专利范围第3项之电子电路单元,其中将上述一对导电路形成为涡卷状或锯齿状。8.如申请专利范围第4项之电子电路单元,其中将上述一对导电路形成为涡卷状或锯齿状。9.一种电子电路单元,其特征为:在方形平板状之氧化铝基板上,以薄膜形成包含电容器、电阻及电感元件之电路元件及连接于这些电路元件之导电图案之同时,在上述导电图案搭载被导线接合之半导体裸晶片,在上述氧化铝基板侧面设置连接于上述导电图案之输入用电极及输出用电极,在连接这些输入用电极及输出用电极之至少一方与上述电容器之上述导电图案上设置放电用之邻近部。10.如申请专利范围第9项之电子电路单元,其中将上述导电图案彼此对向并设之同时,在这些导电图案之各个设置尖端彼此相向之突部作为上述邻近部。11.一种电子电路单元,其特征为具有:在氧化铝基板上以薄膜形成之包含电容器、电阻及电感元件之电路元件,及在上述氧化铝基板上被导线接合之半导体裸晶片,上述电感元件为至少具有谐振频率设定用电感元件,将该谐振频率设定用电感元件以薄膜形成为涡卷形状。12.如申请专利范围第11项之电子电路单元,其中在上述谐振频率设定用电感元件表面设铜电镀。13.如申请专利范围第11项之电子电路单元,其中在上述氧化铝基板上以薄膜形成连接于上述谐振频率设定用电感元件之调整用导电图案,藉由该调整用导电图案之微调以增加上述谐振频率设定用电感元件之卷数来调整谐振频率。14.如申请专利范围第12项之电子电路单元,其中在上述氧化铝基板上以薄膜形成连接于上述谐振频率设定用电感元件之调整用导电图案,藉由该调整用导电图案,藉由该调整用导电图案之微调以增加上述谐振频率设定用电感元件之卷数来调整谐振频率。15.如申请专利范图第13项之电子电路单元,其中将上述谐振频率设定用电感元件与微调后之上述调整用导电图案之各个导体宽度设定为大约相同。16.如申请专利范围第14项之电子电路单元,其中将上述谐振频率设定用电感元件与微调后之上述调整用导电图案之各个导体宽度设定为大约相同。图式简单说明:第1图系关于本发明实施形态例之电子电路单元之斜视图。第2图系表示电路构成布置之氧化铝基板之平面图。第3图系氧化铝基板之背面图。第4图系电路构成之说明图。第5图系表示端面电极之斜视图。第6图系端面电极之剖面图。第7图系表示半导体裸晶片与连接终点区域关系之说明图。第8图系表示电子电路单元制程之说明图。第9图系其他电路构成之说明图。第10图系表示其他电路构成布置之氧化铝基板之平面图。 |
