| 摘要 |
Bei einem taktsynchron betriebenen Halbleiterspeicher, insbesondere einem DDR SDRAM, werden Daten (DQ) im Normalbetrieb standardgemäß taktsynchron zu einem Data-Strobe-Signal (DQS) eingelesen. Während des Testbetriebs wird gemäß der Erfindung ein DQ-Receiver (13) anstelle des DQS-Signals mit dem Betriebstakt (CLK) versorgt. Ein nachgeschaltetes Speicherelement (17) wird durch einen direkten Signalpfad (23) überbrückt. Zur Umschaltung sind vom Testmode-Steuersignal (TM) angesteuerte Multiplexer/Demultiplexer (14, 19, 20) vorgesehen. Das dem Speicherzellenfeld zugeführte Datensignal (DRWDL) steht sofort nach Anlegen eines Schreibbefehls am Speicherzellenfeld (24) zur Verfügung.
|
