| 主权项 |
1.一种半导体装置,包含:多数资料端;多数资料输入缓冲器,提供与该等资料端相关,每一资料输入缓冲器具有一作动状态,于该状态中,一通过电流实质一直流动于其中;及多数记忆体部,每一记忆体部包含多数记忆体单元;及其中在接收一予以作用于一相关记忆体部上之写入操作指令后,每一资料输入缓冲器系由一非作动状态改变为一作动状态,使得该作动状态的通过电流的流动并未被致能,直到用以写入操作之指令接收后为止。2.一种时钟同步半导体装置,包含:多数资料端;多数资料输入缓冲器,提供与该等资料端相关,每一资料输入缓冲器具有一作动状态,于该状态中,一通过电流实质一直流动于其中;一时钟终端,接收一时钟信号;及多数记忆体部,每一记忆体部包含多数记忆体单元;及其中一写入操作及一读取操作系反应于该时钟信号,而被执行,该写入操作系将资料写入多数记忆体单元中,读取操作系将资料由多数记忆体单元读出,及每一资料输入缓冲器在接收用以将资料写入至相关多数记忆体单元指令的命令后,由一非作动状态改变为一作动状态,使得该输入缓冲器的作动状态的通过电流的流动未被致能,直到该命令被接收后为止。3.如申请专利范围第1项所述之半导体装置,其中该每一资料输入缓冲器系被建构以接收SSTL信号。4.如申请专利范围第2项所述之半导体装置,其中一由提供写入操作之指令之一时钟信号周期后之时钟信号周期看来,与资料选通信号同步的资料供给系被界定以用于每一资料输入缓冲器。5.如申请专利范围第4项所述之半导体装置,更包含资料闩锁电路,其闩锁住由该等资料输入缓冲器输入的资料,及其中该资料闩锁电路系能同步于资料选通信号的上升及下降缘的相关改变,而连续闩锁输入至资料输入缓冲器的资料并能与资料选通信号之一或多数周期为单位,并联供给资料给该等记忆体单元。6.如申请专利范围第5项所述之半导体装置,其中当等待用于资料闩锁电路中之写入操作之最后写入资料的闩锁时,每一资料输入缓冲器作由作动状态被控制为一非作动状态。7.如申请专利范围第1项所述之半导体装置,其中该每一资料输入缓冲器为一差动输入缓冲器,其系当电源导通时被带至作动状态,及当电源关闭时被带至非作动状态。8.如申请专利范围第7项所述之半导体装置,其中一由提供写入操作之指令之一时钟信号周期后之时钟信号周期看来,与资料选通信号同步的资料供给系被界定以用于每一资料输入缓冲器。9.如申请专利范围第8项所述之半导体装置,更包含资料闩锁电路,其闩锁住由该等资料输入缓冲器输入的资料,及其中该资料闩锁电路系能同步于资料选通信号的上升及下降缘的相关改变,而连续闩锁输入至资料输入缓冲器的资料并能与资料选通信号之一或多数周期为单位,并联供给资料给该等记忆体单元。10.如申请专利范围第9项所述之半导体装置,其中当等待用于资料闩锁电路中之写入操作之最后写入资料的闩锁时,每一资料输入缓冲器作由作动状态被控制为一非作动状态。11.如申请专利范围第1项所述之半导体装置,其中该每一资料输入缓冲器系同步于一写入操作的完成,而由一作动状态被控制至一非作动状态。12.一种半导体装置,包含:多数资料端;多数资料输入缓冲器,被提供与该等多数资料端相关,每一资料输入缓冲器具有一作动状态,该作动状态中,一通过电流系实质一直流动于其中;一时钟终端,接收一时钟信号;多数记忆体单元,具有相关选择端连接至相关字元线及相关资料输入/输出端连接至相关位元线;及一控制电路,同步于该时钟信号而控制资料写入记忆体单元的操作及资料由记忆体单元读取的读取操作;及其中该控制电路基于依据一写入命令之行位置而提供用于具特定位元线之资料写入操作之指令并在写入命令接收后,将每一资料输入缓冲器由非作动状态改变为作动状态,使得该输入缓冲器的作动状态的通过电流的流动并未被致能,直到接收到写入命令后为止。13.如申请专利范围第12项所述之半导体装置,其中该控制电路更依据一排作动命令,基于一列位置,而提供用于字元线选择操作之指令;依据一读取命令,基于一行位置,而提供用于具有指定位元线之资料读取操作之指令;及依据一预充电命令,而提供用以启始每一字元线的指令。14.如申请专利范围第13项所述之半导体装置,其中当该排作动命令或读取命令被接收时,该控制电路并未由非作动状态改变每一资料输入缓冲器的状态。15.如申请专利范围第13或14项所述之半导体装置,其中上述之每一资料输入缓冲器系为一差动输入缓冲,其系当电源导通时被带至作动状态及当关闭电源时被带至非作动状态。16.如申请专利范围第15项所述之半导体装置,其中一由提供写入操作之指令之一时钟信号周期后之时钟信号周期看来,与资料选通信号同步的资料供给系被界定以用于每一资料输入缓冲器。17.如申请专利范围第16项所述之半导体装置,更包含第一资料闩锁电路,其同步于资料选通信号的上升缘的变化,而闩锁住由该等资料输入缓冲器输入的资料;第二资料闩锁通路,其同步于资料选通信号之下降边缘的变化,而闩锁由资料输入缓冲器输入之资料;及第三资料闩锁电路,其同步于资料选通信号的下降边缘的改变,而闩锁被闩锁于第一资料闩锁电路中之闩锁资料;及其中该第二资料闩锁电路的输出被提供与该第三资料闩锁电路的输出并联,以允许其供给至记忆体单元。18.如申请专利范围第15项所述之半导体装置,其中该每一资料输入缓冲器系同步于写入命令之写入操作的完成,而由作动状态被控制为非作动状态。19.如申请专利范围第15项所述之半导体装置,其中当等待用于第二及第三资料闩锁电路中之写入命令之写入操作之最终写入资料闩锁时,每一资料输入缓冲器被由作动状态控制至非作动状态。20.一种半导体装置,包含:一资料端,以接收资料;一差动放大器,连接至该资料端;及多数记忆体单元,其中该差动放大器系在接收用于多数记忆体单元的写入操作的指令后被由非作动状态改变至作动状态。21.如申请专利范围第20项所述之半导体装置,其中该差动放大器包含一电源开关,及其中该差动放大器当电源开关为导通时呈作动状态,并当电源开关关闭时为非作动状态。22.如申请专利范围第20项所述之半导体装置,其中一由提供写入操作指令之时钟信号周期后的一时钟信号周期看来,与资料选通信号同步的资料供给系被界定用于该差动放大器23.如申请专利范围第20项所述之半导体装置,更包含:一时钟输入端,以接收一时钟信号;及一资料选通端,以接收一资料选通信号,其中该资料端同步于该资料选通信号接收该资料。24.如申请专利范围第20项所述之半导体装置,其中上述之半导体装置为一DDR记忆体。25.一种半导体装置,包含:多数资料端;多数差动资料输入缓冲器,分别连接至该等多数资料端;一时钟端,以接收一时钟信号;及多数记忆体单元,其中一资料写入至多数记忆体单元的操作与资料由多数读记忆体单元读出之操作系反应于该时钟信号加以执行,及其中在接收写入资料至多数记忆体单元的命令后,该差动资料输入缓冲器系由一非作动状态改变至一作动状态,及其中于作动状态之多数差动资料输入缓冲器的个别通过电流系大于在非作动状态之差动资料输入缓冲器之个别通过电流。26.如申请专利范围第25项所述之半导体装置,其中该每一差动资料输入缓冲器包含一电源开关,及其中当电源开关为导通时,则每一差动资料输入缓冲器系于作动状态,及当电源开关关闭时,为非作动状态。27.如申请专利范围第25项所述之半导体装置,更包含:一资料选通端,以接收一资料选通信号,其中该等多数资料端同步于该资料选通信号接收资料。28.如申请专利范围第25项所述之半导体装置,其中该半导体装置为一DDR记忆体。29.一种半导体装置,包含:一资料端,以接收资料;一差动放大器,连接至该资料端并包含一开关电路被插入该差动放大器的电流路径中;及多数记忆体单元,其中该开关电路系于接收用于多数记忆体单元的写入操作的指令后,由一关闭状态改变至一导通状态。30.如申请专利范围第29项所述之半导体装置,其中上述之开关电路包含一MOS电晶体。31.如申请专利范围第29项所述之半导体装置,其中一由提供写入操作指令之时钟信号周期后的一时钟信号周期看来,与资料选通信号同步的资料供给系被界定用于该差动放大器。32.如申请专利范围第29项所述之半导体装置,更包含:一时钟输入端,以接收一时钟信号;及一资料选通端,以接收一资料选通信号,其中该资料端与资料选通信号同步接收该资料。33.如申请专利范围第29项所述之半导体装置,其中上述半导体装置为一DDR记忆体。34.一种半导体装置,包含:多数资料端;多数资料输入缓冲器,提供与多数资料端相关;及多数记忆体部,每一记忆体部包含多数记忆体单元;其中该每一资料输入缓冲器系于接收予以作用于一相关记忆体部上之写入操作的指令后,由一非作动状态改变至一作动状态;及其中该每一资料输入缓冲器系为一差动输入缓冲器,其系当其一电源开关被导通时被带至一作动状态,及当电源开关被关闭时,被带至一非作动状态。35.如申请专利范围第33或34项所述之半导体装置,其中一由提供写入操作指令之时钟信号周期后的一时钟信号周期看来,与资料选通信号同步的资料供给系被界定用于该资料输入缓冲器。36.如申请专利范围第35项所述之半导体装置,更包含资料闩锁电路,其闩锁由资料输入缓冲器输入的资料,以及,其中该资料闩锁电路能同步资料选通信号之上升及下降缘的个别变化,而连续地闩锁输入至资料输入缓冲器资料,并能并联以一周期或更多周期之资料选通信号为单位,供给资料至记忆体单元。37.如申请专利范围第36项所述之半导体装置,其中当等待于资料闩锁电路中之写入操作的最终写入资料的闩锁时,资料输入缓冲器系被控制由作动状态至非作动状态。38.一种时钟同步半导体装置,包含:多数资料端;多数资料输入缓冲器,被提供以相关于多数资料端;一时钟终端,接收一时钟信号;及多数记忆体部,每一记忆体部包含多数记忆体单元;及其中写入资料至多数记忆体单元的写入操作及由多数记忆体读取资料的读取操作系反应于该时钟信号加以执行;在接收用以提供写入资料指令至一相关多数记忆体单元的命令后,该每一资料输入缓冲器系由一非作动状态改变为作动状态;及该每一输入缓冲器为一差动输入缓冲器,其系藉由一电源开关的导通而带至作动状态及藉由关闭电源开关而为非作动状态。39.一种半导体装置,包含;多数资料终端;多数资料输入缓冲器,提供以相关于每一资料终端;一时钟终端,其接收一时钟信号;多数记忆体单元,每一具有个别选择端连接至一相关字元线及相关资料输入/输出端连接至相关位元线;及一控制电路,其同步于时钟信号,控制写入资料至记忆体单元的操作及由记忆体单元读出资料的操作;其中该控制电路依据写入命令基于一行位置,而提供用于具有每一特定位元线之资料写入操作的指令,并在写入命令接收后,将每一资料输入缓冲器由非作动状态改变为一作动状态;及其中该控制电路更依据一排作动命令,基于一列位置,而提供一用于该字元线选择操作之指令,并依据一读取命令,基于一行位址而提供具有每一特定位元线的资料读取操作的指令,并依据一预充电命令,而提供于于每一字元线启始用之指令。40.如申请专利范围第39项所述之半导体装置,其中该控制电路当接收到一排作动命令或读取命令时,并未由非作动状态改变每一资料输入缓冲器的状态。41.如申请专利范围第39或40项所述之半导体装置,其中该每一资料输入缓冲器系为一差动输入缓冲器,其系藉由导通其电源开关而被带至一作动状态及藉由关闭其电源开关而被带到一非作动状态。42.如申请专利范围第41项所述之半导体装置,其中一由提供写入操作指令之时钟信号周期后的一时钟信号周期看来,与资料选通信号同步的资料供给系被界定用于该每一资料输入缓冲器。43.如申请专利范围第42项所述之半导体装置,更包含第一资料闩锁电路,其闩锁由每一资料输入缓冲器输入的资料与该资料选通信号的上升缘改变同步,第二资料闩锁电路,其闩锁由每一资料输入缓冲器输入的资料与资料选通信号的下降缘改变同步,及第三资料闩锁电路,其闩锁被闩锁于第一资料闩锁电路中之资料与资料选通信号的下降缘改变同步,及其中该第二资料闩锁电路的输出系与第三资料闩锁电路的输出并联提供,以允许其供给至记忆体单元。44.如申请专利范围第41项所述之半导体装置,其中该每一资料输入缓冲器系被同步于为写入命令之写入操作的完成,而被控制由作动状态至非作动状态。45.如申请专利范围第41项所述之半导体装置,其中该每一资料输入缓冲器系当等待于第二及第三资料闩锁电路中之写入命令之写入操作的最终写入资料的闩锁,而被控制由作动状态至非作动状态。46.一种依据一命令而作动之半导体装置,包含:一资料端,接收资料;一差动放大器,连接至该资料端;及多数记忆体单元,每一单元需要被更新,其中,在由写入命令发出到下一命令发出的时间段中,该差动放大器系由一作动状态改变至一非作动状态,使得该差动放大器的功率消耗较少。47.如申请专利范围第46项所述之半导体装置,其中,由写入命令发出至下一命令发出的时间段中,该差动放大器系由该作动状态改变为非作动状态,在该写入资料被写入至记忆体单元后。48.如申请专利范围第46项所述之半导体装置,其中,由写入命令发出至下一命令发出的时间段中,该差动放大器系当中写入命令发出后经过预定周期后,被由作动状态改变至为非作动状态。49.一种依据一命令作动之半导体记忆体,包含:一资料端,接收资料;一差动放大器,连接至该资料端;及多数记忆体单元,每一单元需要更新,其中,在由写入命令发出经过预定周期后,该差动放大器系由一作动状态改变至一非作动状态,因而使该差动放大器的功率消耗较少。50.一种依据一命令作动之半导体记忆体,包含:一资料端,接收资料;一差动放大器,连接至该资料端;及多数记忆体单元,每一单元需要被更新操作,其中在该写入命令发出经预定周期后,该差动放大器系由第一状态改变至一第二状态,其中第一状态中之差动放大器的通过电流系大于第二状态中之差动放大器的通过电流。51.一种依据一命令作动之半导体记忆体,包含:一资料端,接收资料;一差动放大器,连接至该资料端;及多数记忆体单元,每一单元需要被更新操作,其中在该写入命令发出到下一命令发出的时间段中,在由写入命令发出至下一命令发出的时间段中,在由写入命令发出后经过预定周期后,该差动放大器系由第一状态改变至一第二状态,其中第一状态中之差动放大器的通过电流系大于第二状态中之差动放大器的通过电流。52.一种依据一命令作动之半导体记忆体,包含:一资料端,接收资料;一差动放大器,连接至该资料端;及多数记忆体单元,每一单元需要被更新操作,其中在该写入命令发出到下一命令发出的时间段中,在写入资料被写入至记忆体单元后,该差动放大器系由第一状态改变至一第二状态,其中第一状态中之差动放大器的通过电流系大于第二状态中之差动放大器的通过电流。53.一种依据一命令作动之半导体记忆体,包含:一端,接收信号;一差动放大器,连接至该端;及多数记忆体单元,其中在一第一命令发出到下一第二命令发出的时间段中,该差动放大器系由第一状态改变至一第二状态,其中第一状态中之差动放大器的通过电流系大于第二状态中之差动放大器的通过电流。54.如申请专利范围第53项所述之半导体装置,其中该第一命令为一写入命令,及其中在写入命令前,先发出一作动命令。55.如申请专利范围第53项所述之半导体装置,其中该每一记忆体单元均需要被更新。56.一种半导体装置,其特征包含:复数个之位址端子;以及对应前述复数个之位址端子被设置之复数个之位址输入缓冲器;以及接受时脉信号之时脉端子;以及选择端子被接续于字元线,资料输入输出端子被接续于位元线之复数个之记忆体单元;以及使对于前述记忆体单元之资料写入动作以及资料读出动作与时脉信号同步而控制之控制电路,前述控制电路系:藉由行位址之字元线选择动作系藉由记忆库主动指令被指示,指定依据列位址之位元线之资料读出动作系藉由读出指令被指示,指定依据列位址之位元线之资料写入动作系藉由写入动作被指示,字元线之初期化系藉由预先充电指令被指示,在接受前述记忆库主动指例、前述读出指令或前述写入指令后,使前述位址输入缓冲器由非活性状态变化为活性状态,之后,等待与前述时脉信号同步之一定循环期间之经过,使位址输入缓冲器由活性状态变化为非活性状态。图式简单说明:图1系显示本发明之半导体装置之一例之DDR-SDRAM之方块图。图2系显示SSTL2(等级II)之电路构成例之电路图。图3系以SSTL2(等级2)之信号之规格为例之说明图。图4系显示依据SSTL之差动输入缓冲器之具体例之资料输入电路之输入出段缓冲器之电路图。图5系显示依据SSTL之差动输入缓冲器之别的例之资料选通脉冲信号DQS之差动输入缓冲器之电路图。图6系显示DR-SDRAM1之资料输入缓冲器之一例之方块图。图7系概略显示选择闩锁电路与记忆体库之记忆体阵列之接续形态之说明图。图8系以写入控制系为主体显示DDR-SDRAM之控制电路之前段之方块图。图9系以写入控制系为主体显示DDR-SDRAM之控制电路之后段之方块图。图10系以列位址(column address)输入系为例显示之方块图。图11系以DDR-SDRAM1之猝发(burst)数4之写入动作时机为例显示之时机图。图12系与图11之比较例,显示SDR-SDRAM之写入动作时机之时机图。图13系以使本发明适用于位址输入缓冲器之情形之动作时机为例显示之时机图。 |
