降低非扫描可测试性设计管脚开销的方法

摘要

降低非扫描可测试性设计管脚开销的方法属集成电路可测试性设计技术领域，其特征在于：它采用了自行设计的低成本的非扫描可测试性设计的测试点结构。它在尽可能减少控制信号输入端以降低管脚开销的同时，尽可能地把控制信号连到不会导致新的不可测故障的原始输入上，以避免信号目标的冲突。它首先采取判断新的重汇聚扇出是否为时间延迟不相同的分支，若不相同，则不会导致新的不可测故障；若相同，则判断新的重汇聚扇出是否具有一致的反向奇偶性，若两点间不存在一条路径即反向奇偶性为00，则不会产生新的不可测故障。最后，它把额外的管脚开销降为两个：一个是统一的测试信号输入管脚，另一个是特征分析器的唯一的输出管脚。

主权项

1.降低非扫描可测试性设计管脚开销的方法，其特征在于： 它采用了低成本的非扫描可测试性设计的测试点结构：其中测试点l₁，l₂，……，l_h的控 制信号连到原始输入PI₁，……，测试点l_j，……，l_q的控制信号连到原始输入PI₂。所有的测 试点分别通过一个选通门“与”门连到原始输入PI₁、PI₂，1-可控测试点结构直接与“与” 门相连，而0-可控测试点结构则通过一个反相器同“与”门相连。所有与一个原始输入PI₁或PI₂相连的可控测试点可共享一个“与”门，所有可控测试点均由一个统一的测试信号test 控制；它是一种在检查原始输入扇出的扇出分支和可控测试点在重汇聚处是否导致新的不可 测故障时，把所有测试点的控制信号尽可能连到不导致新的重汇聚扇出的原始输入处的减少 管脚开销的方法，它依次含有以下步骤： (1).设定电路结构描述参数：每一条信号线l的标号、类型、前驱表和后驱表；测试点 集合{l₁，l₂，…，l_i}，i，j分别为测试点l_i及原始输入PI_j，的下标，n为原始输入PI的个数； (2).在n≥j时，置i＝1，j＝1，调用converge(l_i，PI_j)，程序判断测试点l_i与原始输入PI_j是 否汇聚： (2.1).把l_i的所有直接后继放入堆栈Q中并对每一个点加以标志表明已被访问过； (2.2).从堆栈Q中取出一个单元l_V，对于l_V的所有直接后继中未被访问过的单元V₁加 一个标志，置入堆栈Q中； (2.3).求出所有由PI可达到的l_V，把l_V已在步骤(2.1)、(2.2)中被访问过的置入集 合C中； (2.4).集合C是测试点l_i与原始输入的汇聚点，若C为空则不汇聚； (3).n≥j时，若l_i与PI_j不汇聚，则把测试点l_i的控制输入连到原始输入PI_j上，改变电 路结构，即若PI_j的后继表里增加l_i，而l_i的前驱表里增加PI_j。使i＝i+1，一直做到l_t，再令j＝j+1， 一直到j＝n； (4).n≥j时，若l_i与PI_j汇聚，则令j＝1，执行以下步骤： (4.1).调用converge(l_i，PI_j)找出l_i与PI_j的汇聚点集合{R₁，R₂，…，R_k}，对任一汇聚点 R，设R的输入为a，b，且a由I_i可达，b由PI_j可达； (4.2).若R为“与”或“与非”门，且在信号线l上取值为1的由a到 l_i的信号延时seq₁(l_i，a)不等于取值为1的由b到PI_j的信号延时seq₁(PI_j，b)，或者若R为 “或”或“或非”门，且在信号线l上取值为0的由a到l_i的信号延时seq₀(l_i，a)不等于取 值为0的由b到PI_j的信号延时seq₀(PI_j，b)，则将测试点I₁的控制输入连到原始输入PI_j； 否则执行下一步骤； (4.3).若R为“与”或“与非”门且信号线l上取值为1的由a到l_i的反 向奇偶性inv₁(li，a)或者信号线l上取值为1的由b到PI_j的反向奇偶性inv₁(PI_j，b)之一为 0，或者若R为“或”或“或非”门且信号线l上取值为0的由a到l_i的反向奇偶性inv₀(l₁， a)或者信号线l上取值为0的由b到PI_j的反向奇偶性inv₀(PI_j，b)之一为0，则把测试点l_i的控制输入连到原始输入PI_j； (4.4).若l_i的控制输入已连到PI_j上，则如步骤(3)改变电路结构，令j ＝j+1； (5).若i_t＞i，则令i＝i+1，j＝1，转到步骤(3)； (6).输出所有测试点连接的原始输入，或者返回未能连接上的测试点集合。