接收输入数据的电路

摘要

本发明揭露一多阶段先入先出(FIFO)机制，供正确地接收数据信号。电路包括一写入致能脉冲定序器，供循序产生多个写入致能信号。此外，一N阶段先入先出机制循序存入一输入数据，并且输出此输入数据。另外，一个输出阶段选择器循序产生一控制信号，且一多工器选择性地输入从N阶段先入先出机制来的输入数据。

主权项

1.一种接收一输入数据的电路，该输入数据具有一延迟变动，并且该输入数据具有多个数据单元，该多个数据单元以一预定次序输入至该电路，该电路包含：一写入致能脉冲定序器，接收一重设信号以及一时钟信号，该写入致能脉冲定序器依序产生多个写入致能信号；一N阶段寄存器，该N阶段寄存器具有N个寄存器阶段，接收该多个写入致能信号，该N个寄存器阶段中的每一个阶段具有一输出端，该输出端供输出一个相对应的数据单元，以便在一个相对应的寄存器阶段循序存入各该多个数据单元；一输出阶段选择器，该输出阶段选择器供产生一控制信号；以及一多工器，该多工器输入来自该N阶段寄存器的各个相对应的数据单元，该多工器响应该控制信号，依该预定次序，供输出各个相对应的数据单元。