| 主权项 |
1.一种半导体记忆装置,其特征为:由复数之位元线;以及复数之字元线;以及包含分别被结合在上述复数之位元线与上述复数之字元线之复数的记忆单元之记忆垫之复数个被配置在上述位元线方向而形成,上述复数之记忆单元之个个包含:具有第1以及第2电极之电容;以及被结合在上述复数之字元线之中的对应之1个之闸极;以及具有其一方被结合在上述复数的位元线之中的对应之1个,其另一方被结合在上述电容之上述第1电极之源极-汲极路径之MOSFET,具备:包含被设置于被配置在上述位元线方向之记忆垫之间之区域,对于被设置在各记忆垫之一半的位元线对,输入输出节点被接续之复数的晶片电路之读出放大器列,使以上述位元线对之各位元线单位之不良位元线可以与冗余位元线以及对应于彼之冗余读出放大器置换。2.如申请专利范围第1项记载之半导体记忆装置,其中上述不良位元线依据记忆单元本身存在不良而被设为不良。3.一种半导体记忆装置,其特征为:由复数之位元线;以及复数之字元线;以及包含分别被结合在上述复数之位元线与上述复数之字元线之复数的记忆单元之记忆垫之复数个被配置在上述位元线方向而形成,上述复数之记忆单元之个个包含:具备:具有第1以及第2电极之电容;以及被结合在上述复数之字元线之中的对应之1个之闸极;以及其之一方被结合在上述复数的位元线之中的对应之1个,其之另一方被结合在上述电容之上述第1电极之源极-汲极路径之MOSFET,具备:包含被设置于被配置在上述位元线方向之记忆垫之间之区域,被接续于被分散设置于2个之记忆垫之位元线对之复数的单位放大电路之放大电路,上述复数之单位放大电路之数目比上述位元线对之数目少,以上述各位元线对与被接续于彼之单位放大电路单位可以将不良位元数置换为冗余位元线对以及对应彼之冗余单位放大电路。4.如申请专利范围第3项记载之半导体记忆装置,其中被排列于上述位元线方向之记忆垫之位元线系藉由共通知Y线选择信号被选择者,上述冗余位元线对以及单位放大电路系藉由记忆垫选择信号对应各记忆垫,使上述置换成为可能。5.如申请专利范围第3项记载之半导体记忆装置,其中以上述记忆垫之中不良位元线存在之记忆垫为中心,被配置于上述位元线方向之两侧的记忆垫之位元线也置换为上述冗余位元线以及冗余单位放大电路。6.如申请专利范围第3至第5项记载之任一项之半导体记忆装置,其中上述不良位元线系依据位元线本身存在不良而被设为不良。7.如申请专利范围第3项记载之半导体记忆装置,其中藉由指定上述不良位元线之1组的不良位址记忆电路,总括将上述不良位元线存在之记忆垫与其之两侧之记忆垫之3个的记忆垫的位元线置换为分别对应彼等之冗余位元线以及冗余单位放大电路。8.如申请专利范围第3项记载之半导体记忆装置,其中进而包含在复数的单位放大电路之配置方向被延长之复数的第1互补输入输出线,上述单位放大电路包含:对上述互补位元线对供给上述单位放大电路之动作电压之中间电压之预先充电电路;以及于闸极接受上述Y选择信号,被设置于被分设于上述2个之记忆垫之位元线对与上述第1互补输入输出线之间之一对的开关MOSFET。9.如申请专利范围第3项记载之半导体记忆装置,其中进而包含:对应不良位址选择性地进行切断之熔丝手段;以及被设置于上述熔丝手段之一端与第1电压之间,互补之位址信号被供给之开关MOSFET;以及具有对于上述熔丝手段之另一端被共通设置,供给由第2电压形成之预先充电电压之预先充电手段之进行不良位址之记忆手段与被输入之位址信号之比较之电路;以及由上述熔丝手段之被共通化之另一端形成一致/不一致信号之电路。10.一种半导体记忆装置,其特征为:具有:沿着第1方向被配置之复数的记忆阵列区域;以及与上述复数之记忆阵列区域交互被配置之复数的读出放大器区域,上述复数之记忆阵列区域之个个具备:延伸在上述第1方向之复数的位元线;以及延伸在与上述第1方向正交之第2方向之复数的字元线;以及对应上述复数的位元线与上述复数的字元线被设置之复数的记忆单元,被接续于邻接各读出放大器区域之两侧之记忆阵列区域之中的一方之区域内的第1位元线与其它之区域内之第2位元线之第1读出放大器,以及被接续于上述一方之区域内之第1冗余位元线与上述另一方之区域内之第2冗余位元线之第2读出放大器被设置于上述各读出放大器区域内,在1个之记忆阵列区域中,上述第1位元线被置换为第1冗余位元线之情形,上述第2位元线也被置换为上述第2冗余位元线。11.一种半导体记忆装置,其特征为:具有:沿着第1方向被配置之复数的记忆阵列区域;以及与上述复数之记忆阵列区域交互被配置之复数的读出放大器区域,上述复数之记忆阵列区域之个个具备:延伸在上述第1方向之复数的位元线;以及延伸在与上述第1方向正交之第2方向之复数的字元线;以及对应上述复数的位元线与上述复数的字元线被设置之复数的记忆单元,被接续于邻接各读出放大器区域之两侧之记忆阵列区域之中的一方之区域内的第1位元线与其它之区域内之第2位元线之第1读出放大器,以及被接续于上述一方之区域内之第1冗余位元线与上述另一方之区域内之第2冗余位元线之第2读出放大器被设置于上述各读出放大器区域内,在1个之记忆阵列区域中,替换指定位元线选择冗余位元线之情形,对应上述1个之记忆阵列区域之上述指定之位元线之其它的记忆阵列区域之替换指定位元线,冗余位元线被选择。12.一种半导体记忆装置,其特征为:具有:沿着第1方向被配置之复数的记忆阵列区域;以及与上述复数之记忆阵列区域交互被配置之复数的读出放大器区域,上述复数之记忆阵列区域之个个具备:延伸在上述第1方向之复数的位元线;以及延伸在与上述第1方向正交之第2方向之复数的字元线;以及对应上述复数的位元线与上述复数的字元线被设置之复数的记忆单元,被接续于邻接各读出放大器区域之两侧之记忆阵列区域之中的一方之区域内的第1位元线与其它之区域内之第2位元线之第1读出放大器,以及被接续于上述一方之区域内之第1冗余位元线与上述另一方之区域内之第2冗余位元线之第2读出放大器被设置于上述各读出放大器区域内,进行:于1个之记忆阵列区域中,上述第1位元线被置换为第1冗余位元线之位元救济;以及在其它之记忆阵列区域中,在替换指定位元线,冗余位元线被选择之情形,在上述其它之记忆阵列区域之两侧的记忆阵列区域之个个中,替换指定位元线,冗余位元线被选择之位元救济。13.一种半导体记忆装置,其特征为:具有:沿着第1方向被配置之复数的记忆阵列区域;以及与上述复数之记忆阵列区域交互被配置之复数的读出放大器区域,上述复数之记忆阵列区域之个个具备:延伸在上述第1方向之复数的位元线;以及延伸在与上述第1方向正交之第2方向之复数的字元线;以及对应上述复数的位元线与上述复数的字元线被设置之复数的记忆单元,被接续于邻接各读出放大器区域之两侧之记忆阵列区域之中的一方之区域内的第1位元线与其它之区域内之第2位元线之第1读出放大器,以及被接续于上述一方之区域内之第1冗余位元线与上述另一方之区域内之第2冗余位元线之第2读出放大器被设置于上述各读出放大器区域内,使之可以进行:于1个之记忆阵列区域中,在上述第1位元线对之中,记忆单元存在不良者被置换为第1冗余位元线之中的对应者之位元线单位之救济;以及在一个之记忆阵列区域中,上述第1位元线存在不良时,第1以及第2位元线之两方被置换为第1以及第2冗余位元线之位元线对单位的救济。14.一种半导体记忆装置,其特征为:包含:第1位元线;以及第2位元线;以及第1冗余位元线;以及第2冗余位元线;以及被接续于上述第1位元线之复数的第1记忆单元;以及被接续于上述第2位元线之复数的第2记忆单元;以及被接续于上述第1冗余位元线之复数的第1冗余记忆单元;以及被接续于上述第2冗余位元线之复数的第2冗余记忆单元;以及被接续于上述第1位元线以及上述第2位元线,放大第1位元线以及上述第2位元线之电位差之第1放大电路;以及被接续于上述第1冗余位元线以及上述第2冗余位元线,放大第1冗余位元线以及上述第2冗余位元线之电位差之第1冗余放大电路,可以将上述第1位元线置换为上述第1冗余位元线,而且,可以将上述第2位元线置换为上述第2冗余位元线。15.如申请专利范围第14项记载之半导体记忆装置,其中上述第1位元线以及上述第1冗余位元线被包含在第1记忆阵列,上述第2位元线以及上述第2冗余位元线被包含在第2记忆阵列,上述第1放大电路以及上述第1冗余放大电路被形成在上述第1记忆阵列与上述第2记忆阵列之间的区域。16.如申请专利范围第15项记载之半导体记忆装置,其中上述第2记忆阵列更包含第3位元线,上述半导体记忆装置进而包含:包含第4位元线之第3记忆阵列;以及被接续于上述第3位元线以及上述第4位元线,放大第3位元线以及上述第4位元线之电位差之第2放大电路,上述第2放大电路被形成在上述第2记忆阵列与上述第3记忆阵列之间的区域。17.如申请专利范围第14项记载之半导体记忆装置,其中上述第1位元线、第2位元线、上述第1冗余位元线以及上述第2冗余位元线被包含在上述第1记忆阵列,上述第1位元线以及第2位元线被平行配置,上述第1冗余位元线以及第2冗余位元线被平行配置。18.如申请专利范围第17项记载之半导体记忆装置,其中上述第1记忆阵列进而包含第3位元线以及第4位元线,上述半导体记忆装置进而包含:被接续于上述第3位元线以及上述第4位元线,放大第3位元线以及上述第4位元线之电位差之第2放大电路,上述第1放大电路以及上述第1冗余放大电路被形成在第1区域,上述第2放大电路被形成在第2区域,上述第1记忆阵列被形成在上述第1区域与上述第2区域之间的区域。19.如申请专利范围第14项记载之半导体记忆装置,其中上述第1位元线、第2位元线、上述第1冗余位元线以及上述第2冗余位元线被包含在第1记忆阵列。20.一种半导体记忆装置,其特征为:包含:第1位元线;以及第2位元线;以及第1冗余位元线;以及第2冗余位元线;以及被接续于上述第1位元线之复数的第1记忆单元;以及被接续于上述第2位元线之复数的第2记忆单元;以及被接续于上述第1冗余位元线之复数的第1冗余记忆单元;以及被接续于上述第2冗余位元线之复数的第2冗余记忆单元;以及被接续于上述第1位元线以及上述第2位元线,放大第1位元线以及上述第2位元线之电位差之第1放大电路;以及被接续于上述第1冗余位元线以及上述第2冗余位元线,放大第1冗余位元线以及上述第2冗余位元线之电位差之第1冗余放大电路,在上述第1位元线不良,上述第2位元线正常之情形,使上述第1位元线置换为上述第1冗余位元线,而且,使上述第2位元线置换为上述第2冗余位元线。21.如申请专利范围第20项记载之半导体记忆装置,其中上述第1位元线以及上述第1冗余位元线被包含在第1记忆阵列,上述第2位元线以及上述第2冗余位元线被包含在第2记忆阵列,上述第1放大电路以及上述第1冗余放大电路被形成在上述第1记忆阵列与上述第2记忆阵列之间的区域。22.如申请专利范围第21项记载之半导体记忆装置,其中上述第2记忆阵列更包含第3位元线,上述半导体记忆装置进而包含:包含第4位元线之第3记忆阵列;以及被接续于上述第3位元线以及上述第4位元线,放大第3位元线以及上述第4位元线之电位差之第2放大电路,上述第2放大电路被形成在上述第2记忆阵列与上述第3记忆阵列之间的区域。23.如申请专利范围第20项记载之半导体记忆装置,其中上述第1位元线、第2位元线、上述第1冗余位元线以及上述第2冗余位元线被包含在上述第1记忆阵列,上述第1位元线以及第2位元线被平行相邻配置,上述第1冗余位元线以及第2冗余位元线被平行配置。24.如申请专利范围第23项记载之半导体记忆装置,其中上述第1记忆阵列进而包含第3位元线以及第4位元线,上述半导体记忆装置进而包含:被接续于上述第3位元线以及上述第4位元线,放大第3位元线以及上述第4位元线之电位差之第2放大电路,上述第1放大电路以及上述第1冗余放大电路被形成在第1区域,上述第2放大电路被形成在第2区域,上述第1记忆阵列被形成在上述第1区域与上述第2区域之间的区域。25.如申请专利范围第20项记载之半导体记忆装置,其中上述第1位元线、第2位元线、上述第1冗余位元线以及上述第2冗余位元线被包含在第1记忆阵列。26.一种半导体记忆装置,其特征为:包含:第1位元线;以及第2位元线;以及第1冗余位元线;以及第2冗余位元线;以及被接续于上述第1位元线之复数的第1记忆单元;以及被接续于上述第2位元线之复数的第2记忆单元;以及被接续于上述第1冗余位元线之复数的第1冗余记忆单元;以及被接续于上述第2冗余位元线之复数的第2冗余记忆单元;以及被接续于上述第1位元线以及上述第2位元线,放大第1位元线以及上述第2位元线之电位差之第1放大电路;以及被接续于上述第1冗余位元线以及上述第2冗余位元线,放大第1冗余位元线以及上述第2冗余位元线之电位差之第1冗余放大电路,可以选择:将上述第1位元线置换为上述第1冗余位元线,而且,不将上述第2位元线置换为上述第2冗余位元线之情形;以及将上述第1位元线置换为上述第1冗余位元线,而且,将上述第2位元线置换为上述第2冗余位元线之情形。27.如申请专利范围第26项记载之半导体记忆装置,其中上述第1位元线以及上述第1冗余位元线被包含在第1记忆阵列,上述第2位元线以及上述第2冗余位元线被包含在第2记忆阵列,上述第1放大电路以及上述第1冗余放大电路被形成在上述第1记忆阵列与上述第2记忆阵列之间的区域。28.如申请专利范围第27项记载之半导体记忆装置,其中上述第2记忆阵列更包含第3位元线,上述半导体记忆装置进而包含:包含第4位元线之第3记忆阵列;以及被接续于上述第3位元线以及上述第4位元线,放大第3位元线以及上述第4位元线之电位差之第2放大电路,上述第2放大电路被形成在上述第2记忆阵列与上述第3记忆阵列之间的区域。29.一种半导体记忆装置,其特征为:包含:复数的第1正规位元线;以及复数的第2正规位元线;以及第1冗余位元线;以及第2冗余位元线;以及被接续于上述第1正规位元线之复数的第1正规记忆单元;以及被接续于上述第2正规位元线之复数的第2正规记忆单元;以及被接续于上述第1冗余位元线之复数的第1冗余记忆单元;以及被接续于上述第2冗余位元线之复数的第2冗余记忆单元;以及被接续于上述第1位元线以及上述第2位元线之复数的第1放大器;以及被接续于上述第1冗余位元线以及上述第2冗余位元线,放大第1冗余位元线以及上述第2冗余位元线之电位差之第2放大电路;以及保持由正规位元线对冗余位元线之置换之资讯之资讯保持电路,上述复数之第1放大电路之个个放大复数的第1正规位元线之中的对应之1个与上述复数的第2正规位元线之中的对应的1个之电位差,上述资讯保持电路可以保持将上述复数的第1正规位元线之中的1个置换为上述第1冗余位元线,而且不将对应上述复数的第1正规位元线之中的上述1个之上述复数的第2正规位元线之中的1个置换为上述第2冗余位元线之资讯。30.如申请专利范围第29项记载之半导体记忆装置,其中上述资讯保持电路可以保持:将上述复数的第2正规位元线之中的1个置换为上述第2冗余位元线,而且不将对应上述复数的第2正规位元线之中的上述1个之上述复数的第1正规位元线之中的1个置换为上述第1冗余位元线之资讯。31.如申请专利范围第29项记载之半导体记忆装置,其中上述资讯保持电路可以保持:将上述复数的第1正规位元线之中的1个置换为上述第2冗余位元线,而且将上述复数的第2正规位元线之中的1个置换为上述第1冗余位元线之资讯。32.如申请专利范围第29项记载之半导体记忆装置,其中上述资讯保持电路可以保持:将被接续于上述复数的第1放大电路之中的1个之上述复数的第1正规位元线之中的1个与上述复数的第2正规位元线之中的1个分别置换为上述第1冗余位元线与上述第2冗余位元线之资讯。33.如申请专利范围第29项记载之半导体记忆装置,其中上述资讯保持电路可以保持:将被接续于上述复数的第1放大电路之中的1个之上述复数的第1正规位元线之中的1个置换为上述第1冗余位元线,将被接续于上述复数的第1放大电路之中的其它的1个之上述复数的第2正规位元线之中的1个置换为上述第2冗余位元线之资讯。图式简单说明:图1系显示本发明之动态型RAM之Y系救济电路之一实施例之概略构成图。图2系显示本发明之动态型RAM之Y系救济电路之其它的一实施例之概略构成图。图3系显示本发明之动态型RAM之Y系救济电路之一实施例之概略构成图。图4系显示本发明之Y冗余电路之一实施例之电路图。图5系显示本发明之Y系救济电路之其它的一实施例之构成图。图6系说明本发明之DRAM之缺陷救济方法用之一实施例之流程图。图7系显示本发明被适用之SDRAM之一实施例之全体方块图。图8系显示本发明之动态型RAM之Y系救济电路之进而其它的一实施例之概略构成图。图9系显示本发明被适用之DRAM之一实施例之概略布置图。图10(a)、(b)系显示说明本发明被适用之DRAM之记忆垫用之一实施例之构成图。图11(a)、(b)系显示本发明被适用之DRAM之记忆单元阵列之一实施例之说明图。 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