| 摘要 |
비트 시퀀스로서 시간 주기에 걸쳐 라인 상에 신호들을 나타내는 단계 및 소정의 일련의 비트 패턴들에 대한 입력들의 비트 시퀀스들 간의 비교에 의한 어떤 고유한 지연의 평가를 포함하는 어떤 로직 게이트의 출력을 평가하는 단계를 포함하며, 출력들이 시간 주기에 걸쳐 변경되었던 로직 게이트들은 실제 게이트 변경들로서 게이트 출력들의 평가동안 식별되고 실제 게이트 변경들만이 팬 아웃 게이트들로 전파되며 방법의 제어는 로직 게이트 상태 변경들의 히트 리스트 레지스터를 컴파일링함으로써 그리고 각 히트에 대한 어드레스를 발생시키는 연상 메모리 메카니즘의 부분을 형성하는 다중 응답 리졸버를 사용함으로써 게이트 입력 신호들의 이력을 워드 형태로 저장하고, 그 후 다음 사용을 위해 히트 리스트상의 결과들을 스캔하고 출력 레지스터로 전송하는 연상 메모리 메카니즘에 의해 수행되는 로직 시뮬레이션의 병렬 처리 방법이 제공된다. 본 발명은 계산 시간을 감소시키기 위하여 레지스터들 또는 히트 리스트들 중 적어도 하나의 부분을 더 작은 레지스터들 또는 히트 리스트들로 분할하는 것을 제공한다. 더욱이 본 발명은 신호 지연들을 모델링함으로써 라인 신호 전파를 처리하는 방법에 관한 것이다. |
