| 主权项 |
1.一种半导体装置,具有: 第1动作电压之被供给之第1电路块,及 第2动作电压之被供给之第2电路块,及 接受上述第1动作电压而产生第3动作电压之电压 产生电路,及 上述第3动作电压之被供给之第3电路块,为其特征 者。2.如申请专利范围第1项所述之半导体装置,其 中 上述第1动作电压系大于上述第2电压者。3.如申请 专利范围第1项或第2项所述之半导体装置,其中 上述第3动作电压系小于上述第1动作电压者。4.如 申请专利范围第1项或第2项所述之半导体装置,其 中 上述电压产生电路乃包括:接受上述第1动作电压 而形成较上述第1动作电压为大之第4动作电压之 第1电压变换电路,及接受上述第4动作电压而形成 上述第3动作电压之第2电压变换电路者。5.如申请 专利范围第4项所述之半导体装置,其中 上述半导体装置乃更备有,产生基准电压之基准电 压产生电路。 上述第1电压变换电路系包含,由周期的脉冲讯号 所激励之含有昇压用电容器之供给泵电路, 上述第2电压变换电路系含有依据上述基准电压而 降压第4电压以资形成上述第3电压用之降压电路 者。6.如申请专利范围第1项所述之半导体装置,其 中 上述半导体装置系,形成于1个半导体晶片上之半 导体积体电路, 上述第1电路块系包含:为了与上述半导体晶片之 外部而将讯号输入出用之输入出电路, 上述第2电路块系包含:接受介着上述第1电路块而 输入之讯号而将规定之结果输出于上述第1电路之 逻辑电路, 上述第3电路块系包含:设于复数之字线及复数之 位线之交点之复数之动态型记忆体组,及对所选择 之上述复数之字线之1条上述第3动作电压驱动用 字线驱动电路之动态型记忆体, 上述动态型记忆体乃,将对应于由上述第2块之逻 辑电路所发生之地址讯号之被记忆于上述动态型 记忆体之资讯输出于上述逻辑电路, 上述第1及第2动作电压系如上述半导体晶片之外 部所供给, 上述第1动作电压系较上述第2及第3动作电压大者 。7.如申请专利范围第6项所述之半导体装置,其中 上述电压产生电路乃包含: 接受上述第1动作电压而形成较上述第1动作电压 而电压大之第4动作之昇压电路,及 接受上述第4动作电压而形成较上述第4电压而电 压小之上述第3动作电压之降压电路者。8.如申请 专利范围第6项所述之半导体装置,其中 上述第1电路块与上述第2电路块之间之讯号之输 入出乃介着:具有上述第1动作电压之振幅之第1讯 号变换为具有上述第2动作电压之振幅之第2讯号 之第1水平变换电路,及具有上述第2动作电压之振 幅之第3讯号变换为具有上述第1动作电压之振幅 之第4讯号之第2水平变换电路地予以实施, 上述第2电路块与上述第3电路块之间之讯号之输 入出系,以上述第2动作之振幅地予以实施者。9.如 申请专利范围第1项所述之半导体装置,其中 上述半导体装置系形成于1个半导体晶片上之半导 体积体电路, 半导体装置系具备有: 自上述半导体晶片之外部接受上述第1动作电压用 之第1电源端子,及 连接于上述第1电源端子之第1电源配线,及 自上述半导体晶片之外部接受上述第2动作电压用 之第2电源端子,及 连接于上述第2电源端子之第2电源配线,及 自上述半导体晶片之外部接受做为上述第1动作电 压之基准之电位用之第3电源端子,及 连接于上述第3电源端子之第3电源配线,及 自上述半导体晶片之外部接受做为上述第2动作电 压之基准之电位之第4电源端子,及 连接于上述第4电源端子之第4电源配线, 上述第3电源配线与上述第4电源配线系在上述半 导体晶片上而被分离, 对于上述第1电路块及上述电压产生电路介着上述 第1及第3电源配线地供给上述第1电压, 对于上述第2电路块系介着上述第2及第4电源配线 而供给上述第2电压者。10.如申请专利范围第1项 所述之半导体装置,其中 上述半导体装置乃形成于1个半导体晶片上之半导 体积体电路, 上述半导体装置乃具备: 自上述半导体晶片之外部接受上述第1动作电压之 用之第1电源端子,及 连接于上述第1电源端子之第1电源配线,及 自上述半导体晶片之外部接受上述第2动作电压之 第2电源端子,及 连接于上述第2电源端子之第2电源配线,及 自上述半导体晶片之外部共同的接受做为上述第1 动作电压之基准之电位,及做为上述第2动作电压 之基准之电位之用之第3电源端子,及 连接于上述第3电源端子之第3电源配线, 对于上述第1电路块及上述电压产生电路乃,介着 上述第1及第3电源配线地供给上述第1电压, 对于上述第2电路块乃,介着上述第2及第3电源配线 地被供给上述第2电压者。11.如申请专利范围第1 项所述之半导体装置,其中 上述半导体装置系形成于1个半导体晶片上之半导 体积体电路, 上述,半导体装置乃,具有: 自上述半导体晶片之外部接受上述第1动作电压之 用之第1电源端子,及 连接于上述第1电源端子,而对于上述第1电路块供 给上述第1动作电压之用之第1电源配线,及 自上述半导体晶片之外部接受上述第2动作电压之 用之第2电源端子,及 连接于上述第2电源端子,而对于上述第2电路块供 给上述第1动作电压之用之第2电源配线,及 与上述第1电源端子分离状的被配置,自上述半导 体晶片之外部接受上述第1动作电压之用之第3电 源端子,及 连接于上述第3电源端子,而对于上述电压产生电 路供给上述第1动作电压之用之第3电源配线, 上述第1电源配线与上述第3电源配线乃在于上述 半导体晶片上而被分离者。12.一种半导体装置,具 有: 被供给第1动作电压的第1电路块; 被供给第2动作电压的第2电路块; 响应该第1动作电压而产生第3动作电压的电压产 生电路;以及 包含微处理器的第3电路块,其中 该第3电路块被供给小于或等于0.7V的该第3动作电 压。13.如申请专利范围第12项所述之半导体装置, 其中该第1动作电压高于该第2动作电压。14.如申 请专利范围第12项所述之半导体装置,其中该第3动 作电压低于该第1动作电压。15.一种半导体装置, 形成于半导体晶片,具有: 被由第1与第2电压电位供给动作电压的第1电路块; 被由第3与第4电压电位供给动作电压的第2电路块; 响应该第1与第2电压电位而由第5与第6电压电位产 生动作电压的电压产生电路;以及 被由第5与第6电压电位供给动作电压的第3电路块, 其中 该第1电压电位高于该第2电压电位, 该第3电压电位高于该第4电压电位, 该第5电压电位高于该第6电压电位, 该第2与第4电压电位系由不同的焊垫供给, 该第6与第4电压电位系由相同的焊垫供给。16.如 申请专利范围第15项所述之半导体装置,其中 更包含由供给该第2电压电位的焊垫供给电压电位 的静电放电装置。17.如申请专利范围第15项所述 之半导体装置,其中 该第3电路块包含具有复数个DRAM记忆体组的记忆 体阵列。18.一种半导体装置,形成于半导体晶片, 具有: 被由第1与第2电压电位供给动作电压的第1电路块; 被由第3与第4电压电位供给动作电压的第2电路块; 响应该第1与第2电压电位而由第5与第6电压电位产 生动作电压的电压产生电路;以及 被由第5与第6电压电位供给动作电压的第3电路块, 其中 该第1电压电位高于该第2电压电位, 该第3电压电位高于该第4电压电位, 该第5电压电位高于该第6电压电位, 该第2电压电位系由第1焊垫供给, 该第4电压电位系由第2焊垫供给, 该第6电压电位系由第3焊垫供给。19.如申请专利 范围第18项所述之半导体装置,其中 该第2焊垫与该第4焊垫系藉由焊接线结合于封装 的第1针脚,且该第1焊垫系藉由焊接线结合于封装 的第2针脚。20.如申请专利范围第19项所述之半导 体装置,其中 该第1针脚与该第2针脚系藉由印刷于印刷电路板 的配线图案电性连接。21.如申请专利范围第18项 所述之半导体装置,其中该第1动作电压高于该第2 动作电压。22.如申请专利范围第18项所述之半导 体装置,其中该第3动作电压低于该第1动作电压。 图式简单说明: 第1图,表示做为本发明对象半导体积体电路之全 体构成之图。 第2图,表示第1图之内部电压产生电路PWR1之例之图 。 第3图,表示第2图之昇压电路GEN1之例之图。 第4图,表示第2图之基准电压产生电路REF1之例之图 。 第5图,表示第2图之降压电路VLM1之例之图。 第6图,表示第5图之降压电路VLM1之对于VDDQ特性例 之图。 第7图,表示第5图之降压电路VLM1之对于VDD之特性例 之图。 第8图,表示第1图之第2内部电路块CIR2之例之图。 第9图表示,第8图所使用之水平变换电路(VDD振幅→ VD振幅)之例之图。 第10图表示,第8图所使用之水平变换电路(VDL振幅 →VDD振幅)之例之图。 第11图表示,第8图所用之译码器路及字线驱动电路 之图。 第12图表示,第8图所用之读取放大器近傍之电路例 之图。 第13图表示,第8图所用之主放大器之电路例之图。 第14图表示第8图之电路之动作波形之图。 第15图表示,第1图之第1内部电路块CIR1之例之图。 第16图表示第1图之I/O电路块PAD1之例之图。 第17图表示第16图所用之水平变换电路(VDD振幅→ VDDQ振幅)之例之图。 第18图,表示第16图所用之水平变换电路(VDDQ振幅→ VDD振幅)之例之图。 第19图表示第1图之全体构成之变形例之图。 第20图表示第1图之全体构成之其他变形例之图。 第21图表示第1图之半导体装置之封包以及电极之 图。 第22图表示第1图之全体构成之其他变形例之图。 第23图表示第1图之全体构成之其他变形例之图。 第24图表示在晶片上之配置之实施例之图。 第25图表示晶片上之配置之其他实施例之图。 第26图表示晶片上之配置之其他实施例之图。 第27图表示内部电压产生电路PWR1之变形例之图。 第28图表示内部电压产生电路PWR1之其他变形例之 图。 第29图表示内部电压产生电路PWR1之其他变形例之 图。 第30图表示内部电压产生电路PWR1之其他变形例之 图。 第31图表示昇压电路GEN1之其他例之图。 第32图表示昇压电路GEN1之其他例之图。 第33图表示降压电路VLM1之其他例之图。 第34图表示降压电路VLM1之其他例之图。 第35图表示第34图之降压电路之动作特性图。 第36图表示由降压电路形成之动作特性之其他例 之图。 第37图表示使用于降压电路之差动放大电路之负 载电路之变形例之图。 |
