| 主权项 |
1.一种装置,包含:一个记忆体区块;低电压摆动区域位元线,以指示储存在该区块记忆体中的资料,该等低电压摆动区域位元线于一第一时序讯号移转时被感测;和低电压摆动全域位元线,以指示从区域位元线来的资料,该等全域位元线于第二时序讯号移转时被感测。2.如申请专利范围中第1项的装置,其中该记忆体区块是一个快取记忆体区块。3.如申请专利范围中第1项的装置,尚包含:一个用以感测该等区域位元线所指示资料的初级感测放大器,该初级感测放大器于一第一时序讯号移转时被启动;以及一个用以感测试等全域位元线所指示资料的次级感测放大器,该次级感测放大器于一第二时序讯号移转时被启动。4.如申请专利范围中第3项的装置,其中对初级和次级感测放大器的输入与个别感测放大器解耦合,使得感测放大器的预充电和评估阶段可以重叠。5.如申请专利范围中第3项的装置,尚包含:一个具有耦合到初级感测放大器的输入和耦合到全域位元线的输出之差动骨牌(domino)驱动器电路,该差动驱动器电路减少从初级感测放大器来的输出讯号上之杂讯。6.如申请专利范围中第5项的装置,尚包含:一个由差动骨牌驱动器所控制的全域拉下装置,回应由初级感测放大器所感测的资料而拉下其中一个全域位元线。7.如申请专利范围中第6项的装置,尚包含:一个耦合于低电压摆动全域位元线的预充电电路,以对全域位元线充电;和一个耦合于全域位元线的等化器电路,以对全域位元线等化。8.如申请专利范围中第6项的装置,尚包含:一个偶合于全域位元线的保持器电路,在给定时间内维持由全域位元线所指示的数値。9.一种装置,包含:一个第一记忆体区块,包含相对应低电压摆动区域位元线,以指示储存在第一记忆体区块中的资料;一个第一区域感测电路,于第一时序讯号移转时,被启动来感测在相对应第一记忆体区块的区域位元线上的资料;低电压摆动全域位元线,以指示由初级感测电路所感测的资料;以及一个全域感测电路,于第二时序讯号移转时,被启动来感测在全域位元线上的资料。10.如申请专利范围中第9项的装置,其中初级和次级感测电路为感测放大器,该感测放大器具有不与感测放大器输出耦合的输入。11.如申请专利范围中第9项的装置,尚包含:相对应第一记忆体区块之全域拉下装置,以拉下一个全域位元线,回应在相对应第一记忆体区块上所指示的资料。12.如申请专利范围中第11项的装置,尚包含:一个第二记忆体区块,包含相对应区域位元线,以指示储存在第二记忆体区块中的资料;一个第二区域感测电路,于第一时序讯号移转时,被启动来感测在相对应第二记忆体区块的区域位元线上的资料;以及相对应第二记忆体区块之全域拉下装置,以拉下一个全域位元线,回应在相对应第二记忆体区块上所指示的资料。13.如申请专利范围中第11项的装置,尚包含:一个耦合于全域位元线和相对应于第一区块的区域位元线间的差动骨牌驱动器,该差动骨牌驱动器控制全域拉下装置,以回应对相应于第一区块之区域位元线上所指示的资料。14.如申请专利范围中第9项的装置,尚包含:一个预充电电路,以对回应给第二时序讯号的区域位元线预先充电。15.如申请专利范围中第11项的装置,尚包含:一个持器电路以保持由有效回应到第一时序讯号之全域位元线所指示的数値。16.一个处理器,包含:一处理器核心,以执行指令;耦合于处理器核心的位址解码逻辑,以解开相对应指令的位址;与耦合于处理器核心晶片和位址解码逻辑之晶片上记忆体,该晶片上记忆体包含:第一记忆体区块;第一对低电压摆动区域位元线,以指示储存在第一记忆体区块的资料,该第一对低电压摆动区域位元线于第一时序讯号移转时被感测;及耦合于区域位元线的低电压摆动全域位元线,以指示从区域位元线所感测的资料,该全域位元线于第二时序讯号移转时被感测。17.如申请专利范围中第16项的处理器,其中晶片上记忆体为快取记忆体并且该记忆体区块为一个快取记忆体区块。18.一种方法包含:于第一时序讯号移转时,感测区域小型摆动位元线,以读取储存在记忆体中的资料;及于第二时序讯号移转时,感测全域小型摆动位元线,该全域小型摆动位元线指示从区域小型摆动位元线感测来的资料。19.如申请专利范围中第18项的方法,尚包含:于感测全域位元线之前,对全域位元线预先充电。20.如申请专利范围中第18项的方法,尚包含:藉由选择性地拉下其中一个全域位元线,以回应从区域位元线感测来的资料,指示从置域位元线所感测来的资料。图式简单说明:图1为先前快取记忆体和相关感测电路的简化区块图。图2为包括快取记忆体和一个具体实施例的相对应多重位准低电压摆动感测电路的处理器简化区块图。图3为更详细地显示图2快取记忆体和多重位准感测电路的一部份之示意图。图4为一显示一可用于图3感测电路之具体实施例的感测放大器示意图。图5为一显示于可用于图3多重位准感测电路的各种讯号间的典型关系之时序图。图6为一显示一用于感测储存在记忆体中资料的具体实施例的方法之流程图。 |
