| 主权项 |
1.一种积层电子元件,包括: 电容主体,由堆叠电介质层所形成; 复数内部电极,位于该电容本体内部而由电介质层 所分隔,各自具有至少一个引线向该电容本体的任 何侧边表面引出,以及该引线的安排位置是不同于 邻近内部电极;以及 复数接端电极,安排于该电容本体的外侧表面以及 并且经由该引线连接至任何的该复数内部电极; 其中该内部电极是分成经由该电介质层彼此邻接 的复数内部雹极的电极图样的区块,以及属于不同 区块的该内部电极的该电极图样是相同电极图样 的形状,但是在对于垂直于电极图样平面的轴线之 旋转位置中是不同的。2.如申请专利范围第1项所 述之积层电子元件,其中该电容本体被成形为六面 体以及该复数接端电极被安排位于该六面体电容 主体的该四侧边表面中的至少两个侧边表面中的 每一个。3.如申请专利范围第1项所述之积层电子 元件;其中彼此相互邻接于提供复数接端电极的相 同侧边表面上的该接端电极被连接至该不同的内 部电极。4.如申请专利范围第1项所述之积层电子 元件,其中该电容本体被成形为六面体以及该复数 接端电极被安排位于该六面体电容主体的该四侧 边表面中的每一个。5.如申请专利范围第4项所述 之积层电子元件,其中彼此相互邻接于提供复数接 端电极的相同侧边表面上的该接端电极被连接至 该不同的内部电极。6.一种积层电子元件之制造 方法,包括下列步骤: 形成具有至少一引线引出的内部电极图样于电介 质层之上; 堆叠该电介质层于彼此不同图样的该内部电极而 形成用以准备各自地具有复数该相同重复电极图 样的区块之上;以及 堆叠复数该区块于该复数区块对垂直于该内部电 极平面的轴线旋转而以致于在该堆叠方向上彼此 相邻的该区块是互相不同旋转位置的状态以便形 成电容主体。7.如申请专利范围第6项所述之积层 电子元件之制造方法,进一步地包括,当堆叠该复 数区块而形成该电容本体时,形成该电容本体于六 面体形状,安排复数接端电极于该六面体电容本体 的该四侧边表面的每一个,以及连接该接端电极经 由该引线至任何的该内部电极。8.一种积层电子 元件,包括: 电容主体,由堆叠电介质层所形成; 四内部电极,位于该电容本体内部而由电介质层所 分隔,各自具有引线向该电容本体的两相反侧边表 面引出,以及安排由在该电容主体内部的电介质层 所分隔于该引线图样彼此不同的状态;以及 四对接端电极,安排于该电容主体外部以及经由该 引线连接至任何的该四内部电极。9.如申请专利 范围第8项所述之积层电子元件,其中: 该电容主体塑造为六面体以及该接端电极被提供 于该六面体电容主体的该四侧边表面的每一个上; 以及 该两相反侧边表面与放在从这两个侧边表面旋转 90度的适当位置的该两相反侧边表面具有接端电 极阵列构造可以被使用作为独立电容10.如申请专 利范围第8项所述之积层电子元件,其中该接端电 极被安排于该电容主体的该侧边表面上以便该邻 近接端电极被连接至彼此不同的内部电极。11.如 申请专利范围第8项所述之积层电子元件,其中该 内部电极,包括引线,具有彼此不同电极图样的内 部电极以及经由该电介质层堆叠而形成区块以及 复数该区块被安排堆叠以及叠置而构成该电容主 体。12.如申请专利范围第8项所述之积层电子元件 ,其中复数该引线各自地从每一内部电极被引出至 每一侧边表面。13.一种积层电子元件,包括: 电容主体,由堆叠电介质层所形成; 四内部电极,位于该电容本体内部而由电介质层所 分隔,各自具有引线向该电容本体的三相反侧边表 面引出;以及 复数接端电极,安排于该电容主体外部以及经由该 引线连接至任何的该四内部电极。14.如申请专利 范围第13项所述之积层电子元件,其中该电容立体 塑造为六面体以及该接端电极被提供于该六面体 电容主体的该四侧边表面的每一个上。15.如申请 专利范围第13项所述之积层电子元件,其中该接端 电极被安排于该电容主体的该侧边表面上以便该 邻近接端电极被连接至彼此不同的内部电极。16. 如申请专利范围第14项所述之积层电子元件,其中 该四内部电极的该引线的图样彼此相互不同,以及 从分隔的两内部电极引出而经由该一内部电极至 该两相反侧边表面的该引线是各自地连接至该相 同内部电极。17.如申请专利范围第13项所述之积 层电子元件,其中该内部电极,包括引线,具有彼此 不同电极图样的该内部电极以及经由该电介质层 堆叠而形成区块以及复数区块被安排堆叠以及叠 置而构成该电容主体。18.如申请专利范围第1项所 述之积层电子元件,其中该接端电极的个数是从4 至8。19.如申请专利范围第8项所述之积层电子元 件,其中该接端电极的个数是从4至8。20.如申请专 利范围第13项所述之积层电子元件,其中该接端电 极的个数是从4至8。21.如申请专利范围第1项所述 之积层电子元件,其中该接端电极的个数是从10至 16。22.如申请专利范围第8项所述之积层电子元件, 其中该接端电极的个数是从10至16。23.如申请专利 范围第13项所述之积层电子元件,其中该接端电极 的个数是从10至16。24.如申请专利范围第1项所述 之积层电子元件,其中二至十六独立电路被形成于 该电容主体中。25.如申请专利范围第8项所述之积 层电子元件,其中二至十六独立电路被形成于该电 容主体中。26.如申请专利范围第13项所述之积层 电子元件,其中二至十六独立电路被形成于该电容 主体中。图式简单说明: 第一图系根据本发明第一实施例的多接端积层电 容而沿着第三图的线I-I的剖面图。 第二图系根据本发明第一实施例的多接端积层电 容而沿着第三图的线II-II的剖面图。 第三图系根据本发明第一实施例的多接端积层电 容的立体图。 第四图系使用于第一实施例的多接端积层电容的 制造过程中的复数陶瓷绿色薄板与电极形状的分 解立体图。 第五图A系显示习知电容的等效串联电阻模型的等 效串联电阻模型示意图。 第五图B系显示实施例的多接端积层电容的等效串 联电阻模型的等效串联电阻模型示意图。 第六图A系显示习知电容的电流与电压的关系的LSI 的电源供应电路模型中的电流与电压之间的关系 图形。 第六图B系显示实施例的多接端积层电容的电流与 电压的关系的LSI的电源供应电路模型中的电流与 电压之间的关系图形。 第七图系根据第一实施例的多接端积层电容的使 用状态的图形。 第八图系根据本发明另一实施例的多接端积层电 容的立体图。 第九图系使用于另一实施例的多接端积层电容的 制造过程中的复数陶瓷绿色薄板与电极形状的分 解立体图。 第十图系LSI的电源供应电路模型的电路图。 第十一图系根据本发明之一实施例的多接端积层 电容而沿着第十三图的线XI-XI的剖面图。 第十二图系根据本发明另一实施例的多接端积层 电容而沿着第十三图的线图XII-XII的剖面图。 第十三图系根据本发明另一实施例的多接端积层 电容的立体图。 第十四图系使用于另一实施例的多接端积层电容 的制造过程中的复数陶瓷绿色薄板与电极形状的 分解立体图。 第十五图A系显示习知电容的等效串联电阻模型的 等效串联电阻模型示意图。 第十五图B系显示实施例的多接端积层电容的等效 串联电阻模型的等效串联电阻模型示意图。 第十六图A系显示习知电容的电流与电压的关系的 LSI的电源供应电路模型中的电流与电压之间的关 系图形。 第十六图B系显示实施例的多接端积层电容的电流 与电压的关系的LSI的电源供应电路模型中的电流 与电压之间的关系图形。 第十七图系根据本实施例的多接端积层电容的使 用状态的图形。 第十八图系根据本发明另一实施例的多接端积层 电容而沿着第二十图的线XVIII-XVIII的剖面图。 第十九图系根据本发明另一实施例的多接端积层 电容而沿着第二十图的线XIX-XIX的剖面图。 第二十图系根据此实施例的多接端积层电容的立 体图。 第二十一图系根据此实施例的多接端积层电容的 立体图。 第二十二图系使用于此实施例的多接端积层电容 的制造过程中的复数陶瓷绿色薄板与电极形状的 分解立体图。 第二十三图系说明在根据此实施例的多接端积层 电容中的电流流动的图形。 第二十四图系说明在根据此实施例变型的多接端 积层电容中的电流流动的图形。 第二十五图系根据本发明另一实施例的多接端积 层电容而沿着第二十七图的线IIXV-IIXV的剖面图。 第二十六图系根据本发明另一实施例的多接端积 层电容而沿着第二十七图的线IIXVII-IXVI的剖面图 。 第二十七图系根据此实施例的多接端积层电容的 立体图。 第二十八图系使用于此实施例的多接端积层电容 的制造过程中的复数陶瓷绿色薄板与电极形状的 分解立体图。 第二十九图系说明在根据此实施例的多接端积层 电容中的电流流动的图形。 |
