| 主权项 |
1.一种积体电路的静电放电保护装置,至少包含:一底材;一源极区域,位于该底材中;一井区,位于该底材中;一第一型导电区域,位于该井区内;两个第二型导电区域,每一该第二型导区域有部分位于该井区内,另一部分则位于该井区外的该底材中;一闸极介电层,位于该源极区域与一该第二型导电区域之间的该底材表面;一闸极电极,位于该闸极介电层上;一第一导线,该第一导线与积体电路之输入输出垫相连,该第一导线同时连接于该第一型导电区域及两个该第二型导电区域上;及一第二导线,该第二导线与一电位相对低点耦接,该第二导线同时连接于该源极区域及该闸极电极上。2.如申请专利范围第1项之装置,其中上述之底材至少包含P型底材。3.如申请专利范围第1项之装置,其中上述之源极区域系掺杂N+型离子。4.如申请专利范围第1项之装置,其中上述之井区至少包含一N型井区。5.如申请专利范围第1项之装置,其中上述之第一型导电区域至少包含一P+型导电区域。6.如申请专利范围第1项之装置,其中上述之第二型导电区域至少包含N+型导电区域。7.如申请专利范围第1项之装置,其中上述之闸极介电层至少包含氧化物。8.如申请专利范围第1项之装置,其中上述之闸极电极至少包含多晶矽。9.一种积体电路的静电放电保护装置至少包含:一底材;一源极区域,位于该底材中;一井区,位于该底材中;一第一型导电区域,位于该井区内;两个深汲极(deep drain)区域,位于每一该深汲极区域有部分位于该井区内,另一部分则位于该井区外的该底材中;两个第二型导电区域,每一该第二型电区域分别位于每一该深汲极区域内;一闸极介电层,位于该源极区域与一该深汲极区域之间的该底材表面;一闸极电极,位于该闸极介电层上;一第一导线,该第一导线与积体电路之输入输出垫相连,该第一导线同时连接于该第一型导电区域及两个该第二型导电区域上;及一第二导线,该第二导线与一电位相对低点耦接,该第二导线同时连接于该源极区域及该闸极电极上。10.如申请专利范围第9项之装置,其中上述之底材至少包含P型底材。11.如申请专利范围第9项之装置,其中上述之源极区域系掺杂N+型离子。12.如申请专利范围第9项之装置,其中上述之井区至少包含一N型井区。13.如申请专利范围第9项之装置,其中上述之第一型导电区域至少包含一P+型导电区域。14.如申请专利范围第9项之装置,其中上述之深汲极区域至少包含一N型深汲极区域。15.如申请专利范围第9项之装置,其中上述之第二型导电区域至少包含N+型导电区域。16.如申请专利范围第9项之装置,其中上述之闸极介电层至少包含氧化物。17.如申请专利范围第9项之装置,其中上述之闸极电极至少包含多晶矽。图式简单说明:第一图A系表示Gated-NMOS型之静电电保护装置的电路图。第一图B系表示Gated-NMOS及SCR型之静电放电保护装置之电流-电压比较图。第二图A系表示A. Chatterjee等所提出之静电放电保护装置的电路图。第二图B系表示A. Chatterjee等所提出之静电放电保护装置的截面图。第三图系表示.M. -D. Ker所提出之静电放电保护装置的截面图。第四图A系表示本发明所提出之静电放电保护装的电路图。第四图B系表示本发明所提出之适用于低电压状况的静电放电保护装置截面图。第四图C系表示本发明所提出之适用于低电压状况的静电放电保护装置截面图及其相关之电路位置。第五图A系表示本发明所提出之适用于高电压状况的静电放电保护装截面图。第五图B系表示本发明所提出之适用于高电压状况的静电放电保护装置截面图及其相关之电路位置。 |
