| 主权项 |
1.一种半导体记忆体装置之讯号输出电路,其至少包括:一预充电单元,系分别耦合至一第一讯号线及一第二讯号线;一讯号预感测单元,系分别耦合至该第一讯号线、该第二讯号线及该预充电单元,该讯号预感测单元放大该第一讯号线及该第二讯号线其中之一讯号,并使另一讯号维持原状;一讯号感测放大器,系分别耦合至经过该讯号预感测单元后之该第一讯号线及该第二讯号线,该讯号感测放大器感测并放大经过该讯号预感测单元之该第一讯号线与该第二讯号线之间的讯号差;及一输出暂存器,系耦合至该讯号感测放大器,以贮存经过该讯号感测放大器之该第一讯号线及该第二讯号之个别的讯号。2.如申请专利范围第1项之讯号输出电路,其中上述之讯号预感测单元系分别耦合至该第一讯号线具有一半负载的位置及该第二讯号线具有一半负载的位置。3.如申请专利范围第1项之讯号输出电路,其中上述之讯号输出电路更包含一第二波形整形单元,其系分别耦合至经过该讯号预感测单元之该第一讯号线及该第二讯号线。4.如申请专利范围第1项之讯号输出电路,其中上述之讯号预感测单元更包含:一第一波形整形单元,系分别耦合至该第一讯号线及该第二讯号线;一第一感测放大器,系分别耦合至该第一讯号线及该预充电单元;一第二感测放大器,系分别耦合至该第二讯号线及该预充电单元;及一反相器,该反相器之一输入端系耦合至该预充电单元,及该反相器之一输出端系分别耦合至该第一感测放大器及该第二感测放大器。5.如申请专利范围第1项之讯号输出电路,其中上述之预充电单元系分别经由一P型电晶体耦合至该第一讯号线及该第二讯号线。6.如申请专利范围第3项之讯号输出电路,其中上述之第二波形整形单元更包含两个P型电晶体。7.如申请专利范围第4项之讯号输出电路,其中上述之第一感测放大器更包含四个N型电晶体及两个P型电晶体。8.如申请专利范围第4项之讯号输出电路,其中上述之第二感测放大器更包含四个N型电晶体及两个P型电晶体。9.如申请专利范围第4项之讯号输出电路,其中上述之反相器系由一CMOS电晶体所形成。10.如申请专利范围第4项之讯号输出电路,其中上述之第一感测放大器系经由一P型电晶体耦合至该预充电单元。11.如申请专利范围第4项之讯号输出电路,其中上述之第二感测放大器系经由一P型电晶体耦合至该预充电单元。12.如申请专利范围第4项之讯号输出电路,其中上述之第一波形整形单元更包含两个P型电晶体。13.一种半导体记忆体装置之讯号输出电路,其至少包括:一预充电单元,系分别经由一PMOS电晶体耦合至一第一讯号线及一第二讯号线;一讯号预感测单元,系包括一第一波形整形单元、一第一感测放大器、一第二感测放大器及一反相器,该第一波形整形单元系由两个PMOS电晶体形成,每一该PMOS电晶体系分别耦合至该第一讯号线及该第二讯号线,该第一感测放大器及该第二感测放大器系分别由两个PMOS电晶体及四个NMOS电晶体所形成,并且分别连接至该第一讯号线及该第二讯号线,以及分别经由一PMOS电晶体耦合至该预充电单元,该反相器之一输入端系耦合至该预充电单元,并且该反相器之一输出端系分别耦合至该第一感测放大器及该第二感测放大器;一第二波形整形单元,系由两个PMOS电晶体形成,每一该PMOS电晶体分别耦合至经过该讯号预感测单元之该第一讯号线及该第二讯号线;一讯号感测放大器,系分别耦合至经过该讯号预感测单元之该第一讯号线及该第二讯号线,该讯号感测放大器放大该第一讯号线与该第二讯号线之间的讯号差;及一输出暂存器,系耦合至该讯号感测放大器,该输出暂存器贮存经过该讯号感测放大器之该第一讯号线及该第二讯号线之个别的讯号;其中当该第一讯号线及该第二讯号线之个别的讯号经过该讯号预感测单元后,其中一该个别讯号被放大,而另一该个别讯号保持原状。14.如申请专利范围第13项之讯号输出电路,其中上述之讯号预感测单元系分别耦合至该第一讯号线具有一半负载的位置及该第二讯号线具有一半负载的位置。15.如申请专利范围第13项之讯号输出电路,其中上述之讯号预感测单元之该反相器系由一CMOS电晶体形成。图式简单说明:第一图系一传统半导体记忆体装置之讯号输出电路之方块示意图,其显示传送讯号之途径;第二图系第二图A及第二图B之组合,其中第二图A系本发明较佳具体实施例之方块示意图的一部份,第二图B系本发明较佳具体实施例之方块示意图的另一部份,系显示传送讯号之途径;及第三图系第三图A及第三图B之组合,其中第三图A系本发明较佳具体实施例之电路图的一部份,第三图B系本发明较佳具体实施例之电路图的另一部份。 |
