| 主权项 |
1.一种半导体装置,在相同之半导体基质上共同承 载由一记忆格部份与一周边电路部份构成之一半 导体记忆体,以及一逻辑电路,半导体装置包括: 一电容元件,被置于一相对应之位元线的上部,且 系被形成在记忆格部份中, 一第一金属层,由被埋置在一通过绝缘薄膜且位于 周边电路部份及逻辑电路中的一连接孔之埋金属 层所构成,且系被形成使得被连接至形成在半导体 基质内之一扩散层,或使得被连接至在半导体基质 上之下部层配线; 一第一金属配线层,被形成使得连接至实质上平行 于半导体基质之一主要表面的第一金属层; 一第二金属层,由被埋置在一通过绝缘薄之一连接 孔内的埋金属层所构成,且系被形成使得被连接至 第一金属配线层; 一第二金属配线层,被形成在位于电容元件之上部 的一绝缘层上,使得被连接至第二金属层; 一槽沟,通过上方与下方夹持第一金属配线层之绝 缘层,且其被形成在记忆格部份中;及 该电容元件被形成在槽沟及绝缘层之一上部绝缘 层上。2.如申请专利范围第1项之半导体装置,其中 ,第一金属配线层系经由使用相同于第一金属层之 材料而与第一金属层整合地形成。3.如申请专利 范围第1项之半导体装置,其中,第二金属配线层系 经由使用相同于第二金属层之材料而与第二金属 属整合地形成。4.如申请专利范围第1项之半导体 装置,其中,第一金属配线层或第二金属配线层系 由一被埋置在一相对应之绝缘薄膜内的埋金属层 所构成。5.一种半导体装置,在相同之半导体基质 上共同承载由一记忆格部份与一周边电路部份构 成之一半导体记忆体,以及一逻辑电路,半导体装 置包括: 一电容元件,被置于一相对应之位元线的上部,且 系被形成在记忆格部份中; 一第一金属层,由被埋置在一通过绝缘薄膜且位于 周边电路部份及逻辑电路中的一连接孔内之埋金 属层所构成,且系被形成使得被连接至形成在半导 体基质内之一扩散层,或使得被连接至在半导体基 质上之一下部层配线; 一第一金属配线层,被形成使得连接至实质上平行 于半导体基质之一主要表面的第一金属层; 一第二金属层,由被埋置在一通过绝缘薄膜之一连 接孔内的埋金属层所构成,且系被形成使得被连接 至第一金属配线层; 一第二金属配线层,被形成在位于电容元件之上部 的一绝缘层上,使得被连接至第二金属层;及 位于记忆格部份中之第一金属配线层上的一绝缘 层的部份系被移除,且电容元件被形成至少在经由 移除绝缘层之部份形成的区域内。6.如申请专利 范围第5项之半导体装置,其中,沿着在移除部份之 此一绝缘层之后的绝缘层之剩余部份,形成电容元 件之一配线取出部份。7.如申请专利范围第5项之 半导体装置,其中,第一金属配线层系经由使用相 同于第一金属层之材料而与第一金属层整合地形 成。8.如申请专利范围第5项之半导体装置,其中, 第二金属配线层系经由使用相同于第二金属层之 材料而与第二金属层整合地形成。9.如申请专利 范围第5项之半导体装置,其中,第一金属配线层或 第二金属配线层系由一被埋置在一相对应之绝缘 薄膜内的埋金属层所构成。10.一种半导体装置之 制造方法,该方法系制造一种在相同之半导体基质 上共同承载由一记忆格部份与一周边电路部份构 成之一半导体记忆体,以及一逻辑电路的半导体装 置之方法,该方法包括: 在记忆格部份中形成一金属配线层在一第一层间 绝缘层上的步骤; 形成一第二层间绝缘层以使覆盖在配线层之步骤; 在记忆格部份中移除第一与第二层间绝缘层之至 少个别的部份之步骤;及 在相对应于第一与第二层间绝缘层之被移除部份 的区域中形成一电容元件之步骤。11.如申请专利 范围第10项之半导体装置之制造方法,其中,一相对 应于每一记忆格之槽沟系经由移除第一与第二层 间绝缘层的个别部份而形成;且在槽沟之一底部与 内部壁上,形成电容元件之下部电极。12.如申请专 利范围第11项之半导体装置之制造方法,其中,在执 行记忆格部份之第二层间绝缘层的移除且形成下 部电极之后,在下部电极上方形成一电介质薄膜及 一上部电极,因而形成一电容元件。13.如申请专利 范围第12项之半导体装置之制造方法,其中,沿着剩 余之第二层间绝缘层,形成上部电极之一配线取出 部份。图式简单说明: 第一图依据本发明对一实施例的一半导体装置之 概略构造图(平面图); 第二图系沿着第一图之线A–A取得之概略构造图; 第三图A与第三图B均为加工处理图,每一均显示制 造第一图之半导体装置的加工过程; 第四图A与第四图B均为加工处理图,每一均显示制 造第一图之半导体装置的加工过程; 第五图系依据本发明之另一实施例的一半导体装 置之概略剖面图。 第六图A与第六图B均为加工处理图,每一均显示制 造第五图之半导体装置的加工过程; 第七图A与第七图B均为加工处理图,每一均显示制 造第五图之半导体装置的加工过程; 第八图系依据本发明之再另一实施例的一半导体 装置之概略剖面图; 第九图A与第九B均为加工处理图,每一均显示制造 第八图之半导体装置的加工过程; 第十图系显示一具有COB型半导体记忆体之半导体 装置的概略剖面图; 第十一图A与第十一图B均为加工处理图,每一均显 示制造第十图之半导体装置之加工过程;及 第十二图系加工处理图,显示制造第十图之半导体 装置的加工过程。 |
