| 主权项 |
1.一种具有记忆体阵列及资料转送电路的半导体积体电路,其特征为:具备设于复数资料线及该复数资料线交叉的复数字线及上述复数资料线与上述复数之字线的所期望之交点之复数记忆格的记忆格阵列,及具有从上述复数资料线中之一部分选择一个资料线之复数选择电路的并联资料转送电路,及将藉该并联资料转送电路所选择之复数资料作为输出信号的复数输出线;上述选择电路系选择上述复数之资料线,使上述选择电路所选择之资料线之一部分形成重叠者。2.如申请专利范围第1项所述之具有记忆体阵列及资料转送电路的半导体积体电路,其中,上述选择电路系至少选择相邻接之三条资料线者。3.如申请专利范围第1项或第2项中任何一项所述之具有记忆体阵列及资料转送电路的半导体积体电路,其中,又具备连接于上述复数之演算电路之各演算电路系藉由选择有上述复数之字线的两条以上之字线,使用在上述复数资料线之一条资料线的复数资料而实行演算者。4.如申请专利范围第3项所述之具有记忆体阵列及资料转送电路的半导体积体电路,其中,上述复数演算电路之各演算电路系使用来自上述记忆格阵列之上述复资料与事先所定之常数使用演算者。5.一种具有记忆体阵列及资料转送电路的半导体积体电路,其特征为:具备设于复数资料线群及该复数资料线群交叉的复数字线及上述复数资料线群与上述复数之字线的所期望之交点之复数记忆格的记忆格阵列,及具有从上述复料资料线群中之一部分选择一个资料线群之复数选择电路的并联资料转送电路,及将藉该并联资料转送电路所选择之上述复数资料作为输出信号的复数输出线群;上述各选择电路系选择上述复数之资料线群,使上述各选择电路所选择之资料线群之一部分形成重叠者。6.如申请专利范围第5项所述之具有记忆体阵列及资料转送电路的半导体积体电路,其中,上述选择电路之各演算电路系至少选择相邻接之三个资料线群者。7.如申请专利范围第5项或第6项中任何一项所述之具有记忆体阵列及资料转送电路的半导体积体电路,其中,又具备连接于上述复数输出线群的复数之演算电路,上述复数之演算电路之各演算电路系藉由选择有上述复数之字线的两条以上之字线使用在上述复数资料线群之一个资料线群的复数资料群而实行演算者。8.如申请专利范围第7项所述之具有记忆体阵列及资料转送电路的半导体积体电路,其中,上述复数演算电路之各演算电路系使用来自上述记忆格阵列之上述复资料与事先所定之常数使用演算者。9.一种具有记忆体阵列及资料转送电路的半导体积体电路,其特征为:具备设于复数资料线及该复数资料线交叉的复数字线及上述复数资料线与上述复数之字线的所期望之交点之复数记忆格的第1及第2记忆格阵列,及具备并联地转送来自上述第1记忆格阵列之上述复料资料线之复数第1资料的第1并联资料转送电路,及并联资料转送来自上述第2记忆格阵列之上述复数资料线之复数第2资料的第2并联资料转送电路,及将藉上述第1及第2并联资料转送电路所转送之上述复数第1及第2资料作为输入信号的复数演算电路;上述第1并联资料转送电路系构成对于上述复数演算电路之各演算电路藉依次选择并连接上述复数第1资料线之两条以上资料线,可将上述复数第1资料之两个以上资料转送至上述复数演算电路之各演算电路,而且上述复数演算电路之相邻接演算电路系构成可从相同之资料线输入相同之资料;上述第2并联资料转送电路系构成对于上述复数演算电路之各演算电路藉依次选择并连接上述复数第2资料线之两条以上资料线,可将上述复数第2资料之两个以上资料转送至上述复数演算电路之各演算电路,而且上述复数演算电路之相邻接演算电路系构成可从相同之资料线输入相同之资料者。10.一种具有记忆体阵列及资料转送电路的半导体积体电路,其特征为:具备设于复数资料线群及该复数资料线群交叉的复数字线及上述复数资料线群与上述复数之字线的所期望之交点之复数记忆格第1及第2记忆格阵列,及具备并联地转送来自上述第1记忆格阵列之上述复数资料线群之复数第1资料群的第1并联资料群转送电路,及并联资料转送来自上述第2记忆格阵列之上述复数资料线群之复数第2资料的第2并联资料转送电路,及将藉上述第1及第2并联资料转送电路所转送之上述复数第1及第2资料作为输入信号的复数演算电路;上述第1并联资料转送电路系构成对于上述复数演算电路之各演算电路藉依次选择并连接上述复数第1资料线群之两条以上资料线,可将上述复数第1资料群之两个以上资料群转送至上述复数演算电路之各演算电路,而且上述复数演算电路之相邻接演算电路系构成可从相同之资料线群输入相同之资料;上述第2并联资料转送电路系构成对于上述复数演算电路之各演算电路藉依次选择并连接上述复数第2资料线群之两条以上资料线群,可将上述复数第2资料群之两个以上资料群转送至上述复数演算电路之各演算电路,而且上述复数演算电路之相邻接演算电路系构成可从相同之资料线群输入相同之资料群者。图式简单说明:第一图系表示依本发明之半导体积体电路之构成(33空间滤波器)的实施例。第二图系表示使用行记忆体的以往之半导体积体电路。第三图系表示依本发明之半导体积体电路之构成(55空间滤波器)的实施例。第四图系表示在第1实施例中缓和演算电路之布置节距所用之第1构成的实施例。第五图系表示在第四图之实施例之并联资料转送电路之构成的实施例。第六图系表示在第四图,第五图之实施例之并联资料转送电路之控制法的实施例。第七图系表示在第一图之实施例中缓和演算电路之布置节距所用之构成的第2实施例。第八图系表示在第七图之实施例之并联资料转送电路之构成的实施例。第九图系表示在第七图,第八图之实施例之并联资料转送电路之控制法的实施例。第十图系表示使用本发明之动向量演算装置之构成的实施例。第十一图系表示在第十图之实施例之最小距离演算部之构成的实施例。 |
