| 主权项 |
1.一种时钟信号产生电路,系包含:第1控制器,其回应于初步时钟信号(CLKex)以产生第1控制信号(CTL11;CTL11a);与延迟电路(26a;39a;41;62a;74a;83a;91),其包含复数个串联连接的第1延迟阶段(2600-260N;3901-390N;4101-410N;6201-620N;6301-630N;8301-830N),并回应于该第1控制信号以产生与该初步时钟信号同步的内部时钟信号,其特性为该第1控制器在等于该初步时钟信号之脉冲周期的第1周期内将该第1控制信号从第1位准(L)改变至第2位准(H),并在等于该脉冲周期且与第1周期交替的第2周期内从该第2位准改变至该第1位准,第1互补控制信号(CTLB11)互补地在该第1位准与该第2位准之间对于该第1控制信号而改变,与第1输入信号(CTL12)在该第1周期内从无效位准改变至有效位准,且其中该复数个第1延迟阶段为其经由第1信号传送线(A1-AN)及与该第1信号传送线各自配对的第2信号传送线(B1-BN)而串联连接,其在该第1周期内回应于该第1输入信号以产生第1电位边缘信号(EG1)与将该第1电位边缘信号从第1延迟阶段(2600等),其经第1输入信号线(A0)连接至该第1控制器,向该复数个第1延迟阶段的某第1延迟阶段(Ai)传播,并在该第2周期内从该某第1延迟阶段经由该第1延迟阶段传播到第1输出信号线(B0),各自的该复数个第1延迟阶段具有:第1充电电路(QP1/QP2),其连接至第1电压线(Vd)且在该第2周期由该第1控制信号赋予能力,以变成回应于第1信号线到下一延迟阶段上的电位,用以提供电流路径为从该第1电压线到该第1输出信号线的其中之一与到从先前延迟阶段来的第2信号线;第1放电电路(QN1/QN2),其连接至电位不同于该第1电压线的第2电压线(接地线)且在该第1周期由该第1控制信号赋予能力,以变成回应于从该先前的延迟阶段之该第1输入信号线的其中之一与该第1信号线上的电位,用以提供电流路径为从该第1输出信号线的其中之一与该第2信号线到该第2电压线;第2充电电路(QP3/QP4),其连接至第1电压线且在该第1周期由该第1互补控制信号赋予能力,以变成回应于该输出信号线的该其中之一与从该先前的延迟阶段来的该第2信号线上的电位,用以提供电流路径为从该第1电压线到至该下一延迟阶段之该第1信号线;及第2放电电路(QN3/QN4),其连接至该第2电压线且在第2周期由第1互补控制信号赋予能力,以变成回应于该第2信号线至下一个延迟阶段上的电位,该时链信号产生电路尚包含第1单击脉冲产生器(27a),其连接至第1输出信号线以在第2周期内产生第1内部时钟脉冲(PS1),其保持与初步时钟信号的初步时钟脉冲有固定的相位关系。2.如申请专利范围第1项所述之时钟信号产生电路,其中:该第1充电电路具有第1串联的第1场效应电晶体(QP1/QP2),其分别具有一导电型(P)的第1通道与选择性地供应该第1控制信号及该电位的第1闸极电极,该第1放电电路具有第2串联的第2场效应电晶体(QN1/QN2),其分别具有与该一导电型相反的另一导电型(N)的第2通道与选择性地供应该第1控制信号及该电位的第2闸极电极,该第2充电电路具有第3串联的第3场效应电晶体(QP3/QP4),其分别具有该一导电型的第3通道与选择性地供应该第1互补控制信号及该电位的第3闸极电极,与该第2放电电路具有第4串联的第4场效应电晶体(QN3/QN4),其分别具有该另一导电型的第4通道与选择性地供应该第1互补控制信号及该电位的第4闸极电极。3.如申请专利范围第1项所述之时钟信号产生电路,尚包含:第2控制器(25b),其回应于该初步时钟信号以产生:第2控制信号(CTL12),其在该第1周期内从该第2位准改变至该第1位准,而在该第2周期内从该第1位准改变至该第2位准;第2互补控制信号(CTLB21),其对于该第2控制信号而互补地在该第1位准与该第2位准间改变;与第2输入信号,其在该第2周期内从该无效位准改变至该有效位准;第2延迟电路(26b),其包含复数个第2延迟阶段为经由第3信号传送线与分别与第3信号传送线配对的第4信号传送线而串联连接,且回应于该第2输入信号以将第3电位边缘信号在该第2周期内从第2延迟阶段,其经第2输入信号线连接至该第2控制器,传播向该复数个第2延迟阶段的某第2延迟阶段,及在该第1周期内从该某第2延迟阶段经该第2延迟阶段传播到第2输出信号线,各自的该复数个第2延迟阶段在电路结构上与该各自的该复数个第1延迟阶段相同;第2单击脉冲产生器(27b),其连接至该第2输出信号线以在该第1周期内产生第2内部时钟脉冲(PS2),其保持与该初步时钟信号的该初步时钟脉冲有另一固定的相位关系;及输出电路(28),其连接至该第1单击脉冲产生器与该第2单击脉冲产生器,以从该第1内部时钟脉冲与该第2内部时钟脉冲产生该内部时钟信号(CLKin)。4.如申请专利范围第3项所述之时钟信号产生电路,其中:该复数个第1延迟阶段与该复数个第2延迟阶段的其中之一的该第1充电电路具有第1串联的第1场效应电晶体(QP1/QP2),其分别具有一导电型(P)的第1通道,与第1闸极电极供选择性地供应该第1控制信号(CTL11)及该第2控制信号(CTL21)及该电位的其中之一,该复数个第1延迟阶段与该复数个第2延迟阶段的其中之一的该第1放电电路具有第2串联的第2场效应电晶体(QN1/QN2),其分别具有与该一导电型相反的另一导电型的第2通道,与第2闸极电极供选择性地供应该第1控制信号及该第2控制信号及该电位的其中之一,该复数个第1延迟阶段与该复数个第2延迟阶段的其中之一的该第2充电电路具有第3串联的第3场效应电晶体(QP3/QP4),其分别具有该一导电型的第3通道,与第3闸极电极供选择性地供应该第1互补控制信号及该第2互补控制信号及该电位的其中之一,及该复数个第1延迟阶段与该复数个第2延迟阶段的其中之一的该第2放电电路具有第4串联的第4场效应电晶体(QN3/QN4),其分别具有该另一导电型的第4通道,与第4闸极电极供选择性地供应该第1互补控制信号及该第2互补控制号及该电位的其中之一。5.如申请专利范围第4项所述之时钟信号产生电路,其中该一导电型与该另一导电型分别为p型与n型。6.如申请专利范围第1项所述之时钟信号产生电路,其中该第1充电电路及该第1放电电路在电流驱动能力上分别与该第2充电电路及该第2放电电路不同。7.如申请专利范围第6项所述之时钟信号产生电路,其中:该第1充电电路系包含第1串联的第1场效应电晶体(QP1/QP2),其分别具有一导电型(P)的通道,其为选择性地供应该第1控制信号(CTL11)及该电位;及第2串联的该第1场效应电晶体(QP5/QP6),其并联于该第1串联体而连接并选择性地供应该第1控制信号(CTL11)及该电位,该第1放电电路系包含第3串联的该第2场效应电晶体(QN1/QN2),其分别具有与该一导电型相反的另一导电型(N)的通道,其为选择性地供应该第1控制信号(CTL11)及该电位;及第4串联的第2场效应电晶体(QN5/QN6),其并联于该第3串联体而连接并作为第1负载电容器,该第2充电电路系包含第5串联的该第1场效应电晶体(QP3/QP4)其为选择性地供应该第1互补控制信号(CTLB11)及该电位;及第6串联的该第1场效应电晶体(QP7/QP8),其并联于该第5串联体而连接并作为第2负载电容器,及该第2放电电路包含第7串联的该第2场效应电晶体(QN3/QN4),其为选择性地供应该第1互补控制信号及该电位;及第8串联的该第2场效应电晶体(QN7/QN8),其并联于该第7串联体而连接并选择性地供应该第1互补控制信号及该电位。8.如申请专利范围第1项所述之时钟信号产生电路,其中各自的该复数个第1延迟阶段尚具有:第3充电电路(QP9),其连接在该第1电压线与该第1充电电路(QP1/QP2)的第1中间节点之间,用以在该第1充电电路关掉后调节该第1中间节点处的电荷到第1量;第3放电电路(QN9),其连接在该第2电压线与该第1放电电路(QN1/QN2)的第2中间节点之间,用以在该第1放电电路关掉后调节该第2中间节点处的电荷到第2量;第4充电电路(QP10),其连接在该第1电压线与该第2充电电路(QP3/QP4)的第3中间节点之间,用以在该第2充电电路关掉后调节该第3中间节点处的电荷到该第1量;及第4放电电路(QN10),其连接在该第2电压线与该第2放电电路(QN3/QN4)的第4中间节点之间,用以在该第2放电电路关掉后调节该第4中间节点处的电荷到第2量。9.如申请专利范围第1项所述之时钟信号产生电路,其中该第1周期与该第2周期的至少一个是可变的。10.如申请专利范围第1项所述之时钟信号产生电路,其中该第1周期与该第2周期均是可变的。11.如申请专利范围第10项所述之时钟信号产生电路,其中该第1控制器(42a;45a;47a)在该第1输入信号与该第1控制信号间引进延迟时间,且该延迟时间是可变的。12.如申请专利范围第11项所述之时钟信号产生电路,其中该第1控制器(42a)包含:正反电路(25c),其回应于该初步时钟信号以在其输出节点处产生该第1控制信号与在其另一输出节点处产生该第1互补控制信号;可变延迟电路(44a),其连接至该正反电路的该输出节点并引进可变的延迟时间;延迟电路(25d),其连接至该可变延迟电路的输出节点并引进固定的延迟时间;及AND闸(25e),其具有输入节点,其连接至该正反电路的该输出节点与该延迟电路的输出节点以产生该输入信号;该时钟信号产生电路尚包含第2可变延迟电路,其连接在该第1延迟电路与该第1单击脉冲产生器之间以引进该可变的延迟时间至该第2电位边缘信号的传播中。13.如申请专利范围第11项所述之时钟信号产生电路,其中该第1控制器(45a;47a)包含:正反电路(25c),其回应于该初步时钟信号以在其输出节点处产生该第1控制信号与在其另一输出节点处产生该第1互补控制信号;可变延迟电路(46a),其连接至该正反电路的该输出节点并引进可变的延迟时间;逻辑闸(25e),其具有输入节点,其连接至该正反电路的该输出节点与该延迟电路的输出节点以产生该输入信号;及控制器(46b;48a),用以命令该具有可变的延迟时间量的该可变延迟电路。14.如申请专利范围第13项所述之时钟信号产生电路,其中该可变延迟电路(46a)包含:第1逻辑闸极(46c),其具有输入节点连接至该正反电路(25c)的该输出节点;第2逻辑闸极(46d),其具有输入节点连接至该第1逻辑闸极的该输出节点;复数个电容器(46o-46v),其并联连接到该第2电源线,及复数个开关元件(46e-46m),其连接在该复数个电容器与该第1逻辑闸极的该输出节点之间,并回应于该控制器的命令信号(CTL41至CTL43)以选择性地将该复数个电容器连接至该第1逻辑闸极的该输出节点。15.如申请专利范围第13项所述之时钟信号产生电路,其中该延迟调节器(46b)系包含复数个保险丝暂存器(46w至46y)以分别产生该命令信号(CTL41至CTL43)的命令子信号,且各自的该复数个保险丝暂存器系包含:可断裂的保险丝元件(46za),其连接至该第1电源线;互补电晶体(46zb),其连接在该可断裂的保险丝元件与该第2电源线之间,并回应于负载调节信号(EBL1)以将其输出节点连接至该可断裂的保险丝元件;输出反相器(46zd),其连接至该互补电晶体的该输出节点以产生该命令子信号的其中之一;及放电电晶体(46zc),其连接在该互补电晶体的该输出节点与该第2电源线之间,并回应于该命令子信号的其中之一以提供电流路径至该第2电源线。16.如申请专利范围第13项所述之时钟信号产生电路,其中该延迟调节器(48a)系包含复数个正反电路(48b;48c;48d),其回应于外部控制信号以产生该命令信号的命令子信号。17.如申请专利范围第3项所述之时钟信号产生电路,其中该第1控制器(25a)、该第1延迟电路(26a)与该第1单击脉冲产生器(27a)加上该第2控制器(25b)、该第2延迟电路(26b)与该第2单击脉冲产生器(27b)一起形成第1时钟信号产生子电路,在电路配置上与该第1时钟信号产生子电路相同的第2时钟信号产生子电路(61a/61b/62a/62b/63a/63b;72a/72b/74a/74b/75a/75b)尚包含在该时钟信号产生电路中,以将第3内部时钟脉冲(PS5)及第4内部时钟脉冲(PS6),其在相位上与该第1内部时钟脉冲及该第2内部时钟脉冲不同,供应到该输出电路(28)。18.如申请专利范围第17项所述之时钟信号产生电路,尚包含第3时钟信号产生子电路(61c/61d/62c/62d/63c/63d),其在电路配置上与该第1时钟信号产生子电路相同,并将第5内部时钟脉冲(PS7)及第6内部时钟脉冲(PS8),其在相位上与该第1内部时钟脉冲、第2内部时钟脉冲、第3内部时钟脉冲及该第4内部时钟脉冲不同,供应到该输出电路。19.如申请专利范围第17项所述之时钟信号产生电路,尚包含极性控制器(71),其回应于该初步时钟信号以将第1极性控制信号(CTL10a)、该第1极性控制信号的第1互补信号(CTL10c)、第2极性控制信号(CTL10b)与该第2极性控制信号的第2互补信号(CTL10d)改变至有效准,其时间超过该初步时钟信号、该第1极性控制信号、该第1互补信号、该第2极性控制信号与该第2互补信号分别供应至该第1时钟信号产生子电路的该第1控制器(25a)该第1时钟信号产生子电路的该第2控制器(25b)、该第2时钟信号产生子电路的该第1控制器(72a)及该第2时钟信号产生子电路的该第2控制器(72b)的2个时钟周期。20.如申请专利范围第3项所述之时钟信号产生电路,其中该第1控制器(25a)、该第1延迟电路(26a)与该第1单击脉冲产生器(27a)形成第1时钟信号产生子电路,而该第2控制器(25b)、该第2延迟电路(26b)与该第2单击脉冲产生器(27b)形成第2时钟信号产生子电路,选择性地复制该第1时钟信号产生子电路与该第2时钟信号产生子电路,以使该时钟信号产生电路再包含复数个第3时钟信号产生子电路(82a至82c),该第1充电电路与该第1放电电路在电流驱动能力上等于在该第1时钟信号产生子电路与该第2时钟信号产生子电路中之该第2充电电路与该第2放电电路,而该第1充电电路与该第1放电电路在电流驱动能力上不同于在该复数个第3时钟信号产生子电路中之该第2充电电路与该第2放电电路。21.如申请专利范围第9项所述之时钟信号产生电路,其中该第1延迟电路(26a)尚有至少一个第1负载电容器(94)选择性地连接至该第1充电电路与该第1放电电路的其中之一。22.如申请专利范围第21项所述之时钟信号产生电路,其中该第1负载电容器(94)在电容上是可变的。23.如申请专利范围第10项所述之时钟信号产生电路,其中该第1延迟电路尚有第1负载电容器(94的半边)与第2负载电容器(94的另外半边),其选择性地分别连接至该第1路与该第1放电电路的其中之一及该第2充电电路与该第2放电电路的其中之一。24.如申请专利范围第23项所述之时钟信号产生电路,其中该第1负载电容器与该第2负载电容器是可变的。25.如申请专利范围第1项所述之时钟信号产生电路,尚有开关电路(100a/100b)连接在用于该初步时钟信号(CLKex')的信号线及该第1控制器(25a)之间,并回应于该第1输出信号线上之第2位准,以将该初步时钟信号传送至该第1控制器。26.如申请专利范围第10项所述之时钟信号产生电路,其中该第1控制器(100a)系包含:正反电路(110d),其回应于该初步时钟信号以在其第1输出节点处产生该第1控制信号及在其第2输出节点处产生该第1互补控制信号;延迟电路(25d),其连接至该第1输出节点;与AND闸(25e),其连接至该延迟电路的输出节点及该第2输出节点以产生第1输入信号;且该正反电路(110d)在该初步时钟信号与该第1控制信号之间引进第1延迟时间,及在该初步时钟信号与该第1互补控制信号之间引进第2延迟时间,且该第1延迟时间与该第2延迟时间是可变的。27.如申请专利范围第26项所述之时钟信号产生电路,其中该正反电路系包含:第1时钟信号产生子电路,其具有第1输入节点,其供应该初步时钟信号;第1中间节点(N100);与第1输出节点,其用于输出该第1控制信号;第2时钟信号产生子电路,其具有第2输入节点,其供应该初步时钟信号;第2中间节点(N110);与第2输出节点,其用于输出该第1互补控制信号;第1并联的电容器(110h),其连接至该第2电源线;第1并联的开关电晶体(110f)其连接在该第1并联的电容器与该第1中间节点之间,并回应于第1命令信号,以将该第1并联的电容器选择性地连接至该第1中间节点;第2并联的电容器(110j),其连接至该第2电源线;第2并联的开关电晶体(110g),其连接在该第2并联的电容器与该第2中间节点之间,并回应于第2命令信号,以将该第2并联的电容器选择性地连接至该第2中间节点;及延迟调节器(110c),用以产生该第1命令信号与该第2命令信号。28.如申请专利范围第27项所述之时钟信号产生电路,其中该延迟调节器系包含复数个保险丝暂存器(110k至110p),用以分别产生该命令信号的命令子信号(CTL100至CTL103),而各自的复数个保险丝暂存器包含:可断裂的保险丝元件(92e),其连接至该第1电源线;互补电晶体(92f)其连接在该可断裂的保险丝元件与该第2电源线之间并回应于负载调节信号以将其输出节点连接至该可断裂的保险丝元件;输出反相器(92h),其连接至该互补电晶体的该输出节点以产生该命令子信号的其中之一;与放电电晶体(93g),其连接在该互补电晶体的该输出节点与该第2电源线之间并回应于该命令子信号的其中之一以提供到该第2电源线之电流路径。29.如申请专利范围第3项所述之时钟信号产生电路,尚包含测试电路(130)以测量该初步时钟信号与该内部时钟信号间之相位差异。30.如申请专利范围第29项所述之时钟信号产生电路,其中该测试电路系包含:可变延迟电路(130a/130b),其回应于外部命令信号以引进延迟时间至该内部时钟信号的传播中;正反电路(130d),其具有供应该初步时钟信号的时钟节点及供应该内部时钟信号以制造诊断信号的输入节点;与逻辑闸(130c),其由该外部命令信号赋予能力以传送该内部时钟信号至该正反电路的该输入节点。图式简单说明:第一图为显示习知时钟信号产生电路的方块图。第二图为显示习知时钟信号产生电路之行为的时序图表。第三图为显示包含在习知时钟信号产生电路中之锁相回路的方块图。第四图A与第四图B为显示以双倍资料速率传输而设计之电脑系统之行为的时序图表。第五图为显示使用于适合双倍资料速率传输之半导体积体电路装置中之习知时钟信号产生电路的方块图。第六图为显示形成在暂存器控制之延迟锁定回路结构中之习知时钟信号产生电路的电路图。第七图为显示用于从外部时钟信号产生180度延迟的内部时钟信号之习知时钟信号产生电路的电路图。第八图为显示形成在同步镜式延迟结构中之习知时钟信号产生电路的电路图。第九图为显示可用于双倍资料速率传输之习知时钟信号产生电路的电路图。第十图为显示依照本发明之时钟信号产生电路的电路图。第十一图为显示包含于时钟信号产生电路内之控制器、延迟电路与脉冲产生电路之行为的时序图表。第十二图为显示时钟信号产生电路之电路行为的时序图表。第十三图为显示当发生相位差异时信号波形的时序图表。第十四图为显示依照本发明之另一时钟信号产生电路的电路图。第十五图为显示包含在时钟信号产生电路内之延迟电路之行为的时序图表。第十六图为显示时钟信号产生电路之行为的时序图表。第十七图为显示包含在依照本发明之再一时钟信号产生电路内之延迟电路的电路图。第十八图为显示依照本发明之再另一时钟信号产生电路的电路图。第十九图为显示依照本发明之另一时钟信号产生电路的电路图。第二十图为显示包含在第十九图所显示之时钟信号产生电路内之可变延迟电路与延迟调节器的电路图。第二十一图为显示依照本发明之另一时钟信号产生电路的电路图。第二十二图为显示包含在第二十一图所显示之时钟信号产生电路内之可变延迟电路与延迟调节器的电路图。第二十三图为显示用同步动态随机存取记忆体装置之电子系统的电路图。第二十四图为显示用于半导体记忆装置之控制程序的时序图表。第二十五图为显示依照本发明之时钟信号产生电路的电路图。第二十六图为显示包含在第二十五图所显示之时钟信号产生电路内之延迟电路的电路图。第二十七图为显示包含在第二十五图所显示之时钟信号产生电路内之另一延迟电路的电路图。第二十八图为显示时钟信号产生电路之行为的时序图表。第二十九图为显示依照本发明之另一个时钟信号产生电路的电路图。第三十图为显示包含在脉冲产生器内之实际延迟电路的电路图。第三十一图为显示时钟信号产生电路之行为的时序图表。第三十二图为显示依照本发明之另一时钟信号产生电路的电路图。第三十三图为显示包含在时钟信号产生电路内之延迟电路的电路图。第三十四图为显示时钟信号产生电路之行为的时序图表。第三十五图为显示依照本发明之另一时钟信号产生电路的电路图。第三十六图为显示依照本发明之另一时钟信号产生电路的电路图。第三十七图为显示当外部时钟信号不稳定时,于第十图所显示之时钟信号产生电路之行为的时序图表。第三十八图为显示当外部时钟信号不稳定时,于第三十六图所显示之时钟信号产生电路之行为的时序图表。第三十九图为显示依照本发明之另一时钟信号产生电路的电路图。第四十图为显示包含在时钟信号产生电路内之正反电路的电路图。第四十一图为显示依照本发明之另一时钟信号产生电路的电路图。第四十二图A与第四十二图B为显示包含在时钟信号产生电路内之测试电路之行为的时序图表。 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