| 主权项 |
1.一种半导体积体电路记忆体,其包含各具有至少 一组记忆胞阵列以及连接到一组第一资料滙流排 的记忆库, 各记忆库包含一组控制部分,其具有利用一组命令 指示的资讯并且因此控制一组对应的记忆库上面 之资料写入或者读取操作, 该控制部分控制对应的记忆库上面之资料写入和 读取操作以至于对应的记忆库被防止占据第一资 料滙流排直至利用资料读取操作将读取资料输出 至第一资料滙流排为止。2.如申请专利范围第1项 之半导体积体电路记忆体,其中该等记忆库经由分 别地提供至该等记忆库之分别的第二资料滙流排 被耦合至第一资料滙流排。3.如申请专利范围第1 项之半导体积体电路记忆体,其中该等记忆库经由 分别地提供至该等记忆库之分别的第二资料滙流 排被耦合至第一资料滙流排,各第二资料滙流排被 分成一组写入资料滙流排和一组读取资料滙流排 。4.如申请专利范围第1项之半导体积体电路记忆 体,其中各记忆库具有连接到一组感应放大器部分 并且被分成一组写入资料滙流排和一组读取资料 滙流排之一组第三资料滙流排。5.如申请专利范 围第1项之半导体积体电路记忆体,其中一组记忆 库上面之资料写入操作是当在另一组记忆库上面 进行资料读取操作时达成。6.如申请专利范围第1 项之半导体积体电路元件,其中,当一组记忆库上 面是进行资料读取操作时,指向该组记忆库之写入 命令不被接受。7.如申请专利范围第l项之半导体 积体电路记忆体,其中各记忆库包含一组第一位址 锁定器部分,其锁定当该第一记忆库上面进行资料 读取操作时指向该等记忆库之一的第一记忆库之 相关的一组写入命令之写入位址并且一组相关的 读取位址被锁定在一组第二位址锁定器部分。8. 如申请专利范围第l项之半导体积体电路,其中: 写入位址和相关的写入命令暂时地被储存在控制 部分中; 当由于进行资料读取操作之潜伏周期是较长于资 料写入操作所须的时间时,第一记忆库上面之资料 写入操作是当在第一记忆库上面进行资料读取操 作时达成;并且 当由于进行资料读取操作之潜伏周期是较短于资 料写入操作所须的时间时,第一记忆库上面之资料 写入操作是在第一记忆库上面进行资料读取操作 之后达成。9.一种供用于包含各具有至少一组记 忆胞阵列并且连接到一组第一资料滙流排之记忆 库的半导体积体电路记忆体之资料滙流排控制方 法,该方法包含的步骤有: (a)接收一组命令;以及 (b)对于各记忆库,依据该命令控制资料写入/读取 操作以至于该第一资料滙流徘被防止被一组记忆 库上面进行之资料读取操作占据直至读取资料被 输出至第一资料滙流徘为止。10.如申请专利范围 第9项之资料滙流排控制方法,其中步骤(b)使用分 别地提供至记忆库之分别的第二资料滙流排而独 立地控制各记忆库中之资料写入/读取操作。11.如 申请专利范围第9项之资料滙流排控制方法,其中 步骤(b)使用分别地提供至记忆库之分别的第二资 料滙流排而独立地控制各记忆库中之资料写入/读 取操作,各第二资料滙流排被分成一组写入资料滙 流排和一组读取资料滙流排。12.如申请专利范围 第9项之资料滙流排控制方法,其中步骤(b)使用提 供于各记忆库中并且连接到一组感应放大器部分 之一组第三资料滙流排而独立地控制各记忆库中 之资料写入/读取操作,该第三资料滙流排被分成 一组写入资料滙流排和一组读取资料滙流排。13. 如申请专利范围第9项之资料滙流排控制方法,其 中步骤(b)控制资料写入/读取操作以至于在一组记 忆库上面之资料写入操作是当在另一组记忆库上 面进行资料读取操作时达成。14.如申请专利范围 第9项之资料滙流排控制方法,其中步骤(b)控制资 料写入/读取操作以至于,当一组记忆库上面是进 行资料读取操作时,指向该组记忆库之写入命令不 被接受。15.如申请专利范围第9项之资料滙流排控 制方法,其中步骤(b)控制资料写入/读取操作以至 于当该第一记忆库上面进行资料读取操作时指向 该等记忆库之一的第一记忆库之相关的一组写入 命令之写入位址被锁定在一组位址锁定器部分中 并且一组相关的读取位址被锁定在另一位址锁定 器部分。16.一种包含各具有至少一组记忆胞阵列 并且连接到一组第一资料滙流排之记忆库的半导 体积体电路记忆体, 各记忆库包含一组控制部分,其具有一组写入命令 和一组读取命令并且因此控制一组对应记忆库上 面的资料写入或者读取操作, 其中,当另一组记忆库中的控制部分反应于读取命 令正进行资料读取操作时,对应记忆库的控制部分 锁定写入命令和相关的写入资料并且开始进行对 应记忆库上面的资料写入操作。17.如申请专利范 围第16项之半导体积体电路记亿体,其中该第一资 料滙流排被分成一组写入资滙流流排和一组读取 资料滙流绯。 l8.如申请专利范围第16项之半导体积体电路记亿 体,其中该等记忆库经由分别地提供至记忆库的分 别第二资料滙流排被耦合至该第一资料滙流排。 19.如申请专利范围第16项之半导体积体电路记亿 体,其中该等记忆库经由分别地提供至该等记忆库 之分别的第二资料滙流排被耦合至第一资料滙流 排,各第二资料滙流排被分成一组写入资料滙流排 和一组读取资料滙流排。 20.如申请专利范围第16项之半导体积体电路记亿 体,其中各记忆库具有连接到一组感应放大器部分 并且被分成一组写入资料滙流排和一组读取资料 滙流排之一组第三资料滙流排。 21.如申请专利范围第16项之半导体积体电路记忆 体,其中,当一组记忆体上面是进行资料读取燥作 时,指向该组记忆库之写入命令被接受。 22.如申请专利范围第16项之半导体积体电路记忆 体,其中各记忆库包含一组第一位址锁定器部分, 其锁定当该第一记忆库上面进行资料读取操作时 指向该等记忆库之一的第一记忆库之相关的一组 写入命令之写入位址并且一组相关的读取位址被 锁定在一组第二位址锁定器部分。 23.一种供用于包含各具有至少一组记忆胞阵列并 且连接到一组第一资料滙流排之记忆库的半导体 积体电路记忆体之资料滙流排控制方法,该方法包 含的步骤有: (a)接收一组命令;以及 (b)对于各记忆库,依据该命令控制资料写入/读取 操作以至于,当反应于一组读取命令而在一组记忆 库中进行资料读取操作时,指向另一组记忆库之一 组写入命令以及相关的写入资料被锁定并且该另 一组记忆库上面之资料写入操作被开始。 24.如申请专利范围第23项之滙流排控制方法,其中 步骤(b)进行资料写入/读取操作中各记忆库独立地 利用使用第一资料滙流排被分成写入资料滙流排 和读取资料滙流排。 25.如申请专利范围第23项之滙流排控制方法,其中 步骤(b)使用分别地提供至记忆库之分别的第二资 料滙流而独立地进行各记忆库中之资料写入/读取 操作。 26.如申请专利范围第23项之滙流排控制方法,其中 步骤(b)使用分别地提供至记忆库之分别的第二资 料滙流排而独立地进行各记忆库中之资料写入/读 取操作,各第二资料滙流排被分成一组写入资料滙 流排和一组读取资料滙流排。 27.如申请专利范围第23项之滙流排控制方法,其中 步骤(b)使用连接到一组感应放大器部分并且被分 成一组写入资料滙流排和一组读取资料滙流排之 一组第三资料滙流排而独立地进行各记忆库中之 资料写入/读取操作。 28.如申请专利利范围第23之滙流排控制方法,其中 步骤(b)进行资料写入读取操作以至于,当一组记忆 库上面是进行资料读取操作时,指向该组记忆库之 写入命令不被接受。 29.如申请专利范围第23项之滙流排控制方法,其中 步骤(b)控制资料写入/读取操作以至于当该第一记 忆库上面进行资料读取操作时指向该等记忆库之 一的第一记忆库之相关的一组写入命令之写入位 址被锁定在一组位址锁定器部分中并且一组相关 的读取位址被锁定在另一位址锁定器部分。图式 简单说明: 第一图是一组记忆胞以及其周边电路之电路图; 第二图是习见的资料读取操作之时序图; 第三图是习见的资料写入操作之时序图; 第四图是习见的资料读取和写入操作之时序图; 第五图是习见的资料读取和写入操作之时序图; 第六图是习见的资料读取操作之时序图; 第七图是习见的资料写入操作之时序图; 第八图是习见的资料读取和写入操作之时序图; 第九图是依据本发明第一实施例之一种半导体积 体电路记忆体的方块图; 第十图是依据本发明第二实施例之一种半导体积 体电路记忆体的方块图; 第十一图是依据本发明第三实施例之一种半导体 积体电路记忆体的方块图; 第十二图是第十一图中所展示组态之变化的方块 图; 第十三图是依据本发明第四实施例之一种半导体 积体电路记忆体的方块图; 第十四图是依据本发明第五实施例之一种半导体 积体电路记忆体的方块图; 第十五图是依据本发明第六实施例之一种半导体 积体电路记忆体的方块图; 第十六图是依据本发明第七实施例之一种半导体 积体电路记忆体的方块图; 第十七图是本发明实施例之记忆体中的资料读取 和写入操作之时序图; 第十八图是本发明实施例之记忆体中的资料读取 和写入操作之时序图; 第十九图是本发明实施例之记忆体中的资料读取 和写入操作之时序图; 第二十图是本发明实施例之记忆体中的资料读取 和写入操作之时序图; 第二十一图是本发明实施例之记忆体中的资料读 取和写入操作之时序图; 第二十二图是本发明实施例之记忆体中的资料读 取和写入操作之时序图; 第二十三图是本发明实施例之记忆体中的资料读 取和写入操作之时序图; 第二十四图是利用本发明组态SDRAM结构之方块图; 第二十五图是第二十四图中展示之平行至串列转 换器的方块图; 第二十六图是展示第二十五图中所示之资料滙流 排开关单元的可能开关状态; 第二十七图是展示第二十五图中所示之第一和第 二暂存器单元之操作时序图; 第二十八图是在一组4-至-2转换器之间的一种电路 部分操作之时序图以及第二十五图中展示之一种 锁定器电路; 第二十九图A和第二十九图B展示在四组控制时脉 信号和两组输出控制时脉信号之间的关系; 第三十图是第二十四图中展示之一种串列至平行 的转换器之方块图; 第三十一图是本发明第三实施例至第七实施例之 一种操作变化之时序图; 第三十二图是本发明第三实施例至第七实施例之 一种操作变化之时序图; 第三十三图是第二十四图中之展示读取/写入缓冲 器之一种方块图; 第三十四图是第二十四图和第三十三图中展示之 控制器之一种方块图;并且 第三十五图是第三十三和第三十四图中展示之一 种组态操作之时序图。 |
