| 主权项 |
1.一种侦测位元线漏电流的方法,包含: (a)活化(activating)一半导体记忆晶片中的一测试模 式; (b)定址一字元线; (c)对该半导体记忆晶片发出(issuing)一第一测试指 令(test command),藉以开启该字元线; (d)等待一预设时间量; (e)对该半导体记忆晶片发出一第二测试指令,藉以 开启复数个位元线感测放大器; (f)于该预设时间量期间测量累积于复数个位元线 上的电荷;及 (g)重复步骤(b)至(f)直到定址所有的该字元线。 2.如申请专利范围第1项所述之侦测位元线漏电流 的方法,其中发出该第一测试指令的步骤系于一短 暂固定的时间延迟之后,其由该半导体记忆晶片中 的一电阻器电容器(RC)网所控制。 3.如申请专利范围第1项所述之侦测位元线漏电流 的方法,其中等待该预设时间量的步骤系由该半导 体记忆晶片中一测试器所控制。 4.如申请专利范围第1项所述之侦测位元线漏电流 的方法,其中发出该第二测试指令的步骤系起始化 一控制信号以开启该复数个位元线感测放大器。 5.如申请专利范围第4项所述之侦测位元线漏电流 的方法,其中该第二测试指令仅于该测试模式才有 作用。 6.一种具有测试模式的半导体记忆晶片,藉以侦测 位元线漏电流,该具有测试模式的半导体记忆晶片 包含: (a)装置用以进入一半导体记忆晶片中的一测试模 式; (b)装置用以发出一第一测试指令,藉以起始化于对 该半导体记忆晶片中之一被定址之字元线的开启; (c)装置用以发出一第二测试指令,藉以于一预设时 间量后开启复数个位元线感测放大器;及 (d)装置用以测量于复数个位元线上出现的漏电流 。 7.如申请专利范围第6项所述之具有测试模式的半 导体记忆晶片,其中发出该第一测试指令的装置后 ,系由该半导体记忆晶片控制的一时间延迟后开启 该被定址之字元线。 8.如申请专利范围第6项所述之具有测试模式的半 导体记忆晶片,其中发出该第二测试指令的装置从 由一测试器所该开启该被定址之字元线时延迟,藉 以使得从缺陷产生的漏电流充电交叉该被定址之 字元线的该复数个位元线。 9.一种位元线漏电流的记忆晶片测试,包含: (a)由一测试器控制的一记忆晶片; (b)一列记忆胞及一列位址; (c)一第一测试指令连接至该测试器的该记忆晶片; (d)一第二测试指令连接至该测试器的该记忆晶片; (e)该第一测试指令活化对应该列位址的该列记忆 胞的一字元线;及 (f)该第二测试指令活化一位元线感测放大器(BLSA), 该位元线感测放大器连接至该列记忆胞的复数个 位元线,藉以读取该复数个位元线上的电荷。 10.如申请专利范围第9项所述之位元线漏电流的记 忆晶片测试,其中该测试器控制该记忆晶片进入一 测试模式,藉以使得该第二测试指令用以活化该位 元线感测放大器。 11.如申请专利范围第9项所述之位元线漏电流的记 忆晶片测试,其中从该第一测试指令、由该测试器 于一充分时间量后延迟该第二测试指令,该充分时 间量系允许一漏电流充电该位元线感测放大器,藉 以允许该位元线感测放大器测量该漏电流。 12.如申请专利范围第11项所述之位元线漏电流的 记忆晶片测试,其中从该第一测试指令延迟该第二 测试指令所需的一大量时序网(large timing network)不 影响该记忆晶片所具有的一大小。 13.如申请专利范围第9项所述之位元线漏电流的记 忆晶片测试,其中该记忆晶片更包含: (a)一指令解码器(command decoder); (b)一位址缓冲器(address buffer); (c)一控制信号产生器(control signal generator); (d)该测试器,其连接一进入测试模式指令给该指令 解码器,藉以将该记忆晶片设置于该测试模式,其 该测试模式允许该测试器所发出的该第一测试指 令产生一字元控制信号,该字元控制信号从该控制 信号产生器连接至一字元线解码器(word line decoder) ,藉以活化连接该列记忆胞连接的一字元线,该字 元线具有一列位址输入该位址缓冲器,并且容许由 该测试器发出从该第一测试指令延迟的该第二测 试指令,藉以使一位元线感测放大器控制信号由该 控制信号产生器连接至该位元线感测放大器以活 化该位元线感测放大器测量来自该字元线之在该 位元线上的漏电流。 图式简单说明: 图1为一半导体记忆晶片之正常操作时的习知信号 图。 图2为一习知信号图,说明使用半导体记忆晶片内 部之RC网测量位元线漏电流的测试操作。 图3A为本发明之一记忆晶片的方块示意图,利用测 试器之一外部信号控制位元线漏电流的测试。 图3B为本发明之一信号图,显示一外部时序控制,藉 以延迟感测放大器的开启以测量位元线漏电流。 图4为本发明之一方块示意图,说明源自漏电流缺 陷之位元线上的电荷之测试 |
