| 主权项 |
1.一种半导体积体电路装置,针对具有形成于半导体基板之主面的半体元件,和形成于前述半导体元件之上部,在形成于该一部的凹部,埋入使用研磨法所形成之导电性构件的第1绝缘膜,和形成于前述第1绝缘膜之上部,在形成于该一部的凹部,埋入使用研磨法所形成之导电性构件的第2绝缘膜的半导体积体电路装置中,其特征系前述第2绝缘膜中,包含具有自我流动性之流动性绝缘膜者。2.如申请专利范围第1项之半导体积体电路装置,其中,前述流动性绝缘膜系平坦化前述第2绝缘膜之表面者。3如申请专利范围第1或第2项之半导体积体电路装置,其中,前述第2绝缘膜之凹部系构成配线沟,前述第2绝缘膜之导电性构件系构成形成于前述配线沟之配线,于前述流动性绝缘膜之上部,形成前述配线沟者。4如申请专利范围第1或第2项之半导体积体电路装置,其中,前述第2绝缘膜之凹部系构成配线沟和连接孔,前述第2绝缘膜之导电性构件系构成形成于前述配线沟之配线,和形成于前述连接孔之柱塞,前述流动性绝缘膜系形成于前述配线沟间者。5如申请专利范围第1或第2项之半导体积体电路装置,其中,前述第2绝缘膜之凹部系构成配线沟和连接孔,前述第2绝缘膜之导电性构件系构成形成于前述配线沟之配线,和形成于前述连接孔之柱塞,前述流动性绝缘膜系具有形成于前述配线沟间之第1流动性绝缘膜,和形成于前述配线沟下部之第2流动性绝缘膜者。6如申请专利范围第1项之半导体积体电路装置,其中,前述第2绝缘膜之凹部系形成于前述第2绝缘膜之表面附近之配线沟和形成于前述配线沟下部之连接孔所成,前述导电性构件系形成于前述配线沟之配线部皈和形成于前述连接孔之连接部呈一体地加以形成者。7如申请专利范围第1项之半导体积体电路装置,其中,前述第2绝缘膜系具有堆积不具自我流动性之非流动性绝缘膜,前述流动性绝缘膜及前述非流动性绝缘膜的3层构造者。8如申请专利范围第1项之半导体积体电路装置,其中,前述流动性绝缘膜系SOG膜者。9如申请专利范围第8项之半导体积体电路装置,其中,前述SOG膜系无机SOG者。10如申请专利范围第1项之半导体积体电路装置,其中,前述流动性绝缘膜系经由气相中之矽烷醇之生成和低温基板上之前述矽烷醇的反应所形成之矽氧化膜者。11如申请专利范围第1项之半导体积体电路装置,其中,前述凹部、配线沟或连接孔之宽度W系在该最大宽度Wmax和最小宽度Wmin之范围内,满足Wmax≦4Wmin之条件。12.一种半导体积体电路装置之制造方法,针对具有形成于半导体基板之主面的半导体元件,和形成于前述半导体元件之上部,在形成于该一部的凹部,埋入使用研磨法所形成之导电性构件的第1绝缘膜,和形成于前述第1绝缘膜之上部,在形成于该一部的凹部,埋入使用研磨法所形成之导电性构件的第2绝缘膜的半导体积体电路装置之制造方法中,其特征系包含令前述第2绝缘膜中,以具有自我流动性之流动性绝缘膜,和经由研磨法平坦化之绝缘膜所形成之工程。13.如申请专利范围第12项之半导体积体电路装置之制造方法,其中,形成前述凹部或配线沟之配线上面,形成防止构成前述配线之金属元素的扩散的扩散防止膜。14如申请专利范围第13项之半导体积体电路装置之制造方法,其中,前述扩散防止膜系经由电浆CVD法所形成之矽氮化膜者。15.一种半导体积体电路装置之制造方法,其特征系包含:(a)于形成半导体基板上之第1绝缘膜,形成凹部之工程,(b)于包含前述凹部之内部的前述第1绝缘膜之表面,形成埋入前述凹部之第1导电性膜之工程,(c)研磨前述第1导电性膜,于第1绝缘膜之凹部内,经由留下前述第1导电性膜,形成前述第1导电性构件之工程。(d)于前述第1导电性构件之上部,形成包含具有自我流动性之流动性绝缘膜的第2绝缘膜之工程。(e)于前述第2绝缘膜形成凹部之工程,(f)形成埋入前述第2绝缘膜之凹部的第2导电性膜之工程,(g)研磨前述第2导电性膜,于前述第2绝缘膜之凹部,形成第2导电性构件之工程者。16.如申请专利范围第15项之半导体积体电路装置之制造方法,其中,前述流动性绝缘膜系于半导体基板涂布SOG膜,可经由热处理加以形成者。17.如申请专利范围第15项之半导体积体电路装置之制造方法,其中,前述流动性绝缘膜系令前述半导体基板于减压气氛下之反应室中,保持于100℃以下之低温,于前述反应室内,导入SiHxM4-x(惟M系碳数1-3之烷基,1≦X≦4)及H2O2,生成矽烷醇,将堆积矽烷醇之前述半导体基板经由热处理加以形成者。18.如申请专利范围第15项之半导体积体电路装置之制造方法,其中,形成前述第1导电性构件之凹部宽度W系可形成于该最大幅Wmax为最小幅Wmin之4倍以内者(Wmin≦W≦4Wmin)。19.如申请专利范围第18项之半导体积体电路装置之制造方法,其中,前述(b)之工程中,埋入前述第1绝缘膜之凹部的前述导电性膜中,前述最小宽度Wmin之凹部的该标高H1,和前述最大宽度Wmax之凹部的该标高H2几近相等(H1=H2),且前述标高H1及H2系可为较前述第1绝缘膜之表面标高L1为高者(H1=H2>L2)。20如申请专利范围第18或第19项之半导体积体电路装置之制造方法,其中,于前述(c)工程中,被研磨之前述第1导电性构件系前述最小宽度Wmin之前述凹部的前述第1导电性构件表面之弯曲量k1,和前述最大宽度Wmax之前述凹部的前述第1导电性构件表面之弯曲K2机近相等(K1=K2)者。21如申请专利范围第15项之半导体积体电路装置之制造方法,其中,于前述流动性绝缘膜之堆积前,堆积使用电浆CVD法之矽氧化膜,之后形成前述流动性绝缘膜,更且再经由CVD法堆积矽氧化膜,形成第2绝缘膜者。22如申请专利范围第15项之半导体积体电路装置之制造方法,其中,前述第1导电性构件之形成后,形成被覆前述第1导电性构件之表面的扩散防止膜者。23如申请专利范围第22项之半导体积体电路装置之制造方法,其中,做为前述扩散防止膜,堆积矽氮化膜者。24一种半导体积体电路装置,其特征系由具有形成于半导体基上之凹部的第1绝缘膜,和对前述第1绝缘膜之凹部埋入用研磨法形成之导电构件的第1导电性膜,和形成于前述第1导电性膜及第1绝缘膜之上部,具有凹部之第2绝缘膜,和对前述第2绝缘膜之凹部埋入使用研磨法形成之导电构件的第2导电性膜所成,前述第2绝缘膜系包含具有自我流动性之绝缘膜者。25如申请专利范围第24项之半导体积体电路装置,其中,于形成于前述半导体基板上之第3绝缘膜上,形成前述第1绝缘膜,前述第3绝缘膜之表面被平坦化。26如申请专利范围第15项之半导体积体电路装置之制造方法,其中,于形成于前述半导体基板上之第3绝缘膜上,形成前述第1绝缘膜,前述第3绝缘膜之表面被平坦化。27如申请专利范围第12项之半导体积体电路装置之制造方法,其中,于形成于前述半导体基板上之第3绝缘膜上,形成前述第1绝缘膜,前述第3绝缘膜之表面被平坦化。28如申请专利范围第1项之半导体积体电路装置,其中,于形成于前述半导体基板上之第3绝缘膜上,形成前述第1绝缘膜,前述第3绝缘膜之表面被平坦化。29如申请专利范围第22项之半导体积体电路装置之制造方法,其中,于前述扩散防止膜上形成前述第2绝缘膜,前述扩散防止膜系于蚀刻第2绝缘膜时,做为蚀刻阻止层加以作用者。30如申请专利范围第15项之半导体积体电路装置之制造方法,其中,于形成前述第2导电性膜之前,于前述第1导电性构件,于氢气氛中加以退火者。31.如申请专利范围第24项之半导体积体电路装置,其中,前述第1导电性构件形成后,被覆前述第1导电性构件形成扩散防止膜,于前述扩散防止膜上形成前述第2绝缘膜,前述扩散防止膜系于蚀刻前述第2绝缘膜时,做为蚀刻阻止层加以作用者。32.如申请专利范围第24项之半导体积体电路装置,其中,于形成前述第2导电性之前,于前述第1导电性构件,于氢气氛中加以退火者。33.如申请专利范围第1项之半导体积体电路装置,其中,被覆前述第1导电性构件形成扩散防止膜,于前述扩散防止膜上形成前述第2绝缘膜,前述扩散防止膜系于蚀刻前述第2绝缘膜时,做为蚀刻阻止层加以作用者。图式简单说明:第一图系显示本发明之1一实施形态之半导体积体电路装置之一例的截面图。第二图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第三图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第四图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第五图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第六图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第七图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第八图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第九图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第十图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第十一图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第十二图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第十三图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第十四图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第十五图系显示将实施形态1之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第十六图系显示本发明之其他实施形态之半导体积体电路装置之一例的截面图。第十七图系显示将实施形态2之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第十八图系显示将实施形态2之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第十九图系显示将实施形态2之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第二十图系显示将实施形态2之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第二十一图系显示本发明之另一其他实施形态之半导体积体电路装置之一例的的截面图。第二十二图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第二十三图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第二十四图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第二十五图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第二十六图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第二十七图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第二十八图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第二十九图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第三十图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第三十一图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第三十二图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第三十三图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第三十四图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第三十五图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第三十六图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第三十七图系以第三十六图之虚线包围部份之扩大图。第三十八图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第三十九图系以第三十八图之虚线包围部份之扩大图。第四十图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第四十一图系以第四十图之虚线包围部份之扩大图。第四十二图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第四十三图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第四十四图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第四十五图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第四十六图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第四十七图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第四十八图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第四十九图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第五十图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第五十一图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第五十二图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第五十三图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第五十四图系显示将实施形态3之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第五十五图系显示本发明之另一其他实施形态之半导体积体电路装置之一例的截面图。第五十六图系显示将实施形态4之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第五十七图系显示将实施形态4之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第五十八图系显示将实施形态4之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第五十九图系显示将实施形态4之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第六十图系显示将实施形态4之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第六十一图系显示将实施形态4之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第六十二图系显示将实施形态4之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第六十三图系显示将实施形态4之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第六十四图系显示将实施形态4之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第六十五图系显示本发明之另一其他实施形态之半导体积体电路装置之一例的截面图。第六十六图系显示本发明之另一其他实施形态之半导体积体电路装置之一例的截面图。第六十七图系显示将实施形态6之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第六十八图系显示将实施形态6之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第六十九图系显示将实施形态6之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第七十图系显示将实施形态6之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第七十一图系显示将实施形态6之半导体积体电路装置之制造方法之一例依该工程顺序的截面图。第七十二图系显示本发明之另一其他实施形态之半导体积体电路装置之一例的截面图。第七十三图系说明本发明人等所检讨之问题点之图面,第七十三图(a)系平面图、第七十三图(b)系第七十三图(a)之b-b截面图,第七十三图(c)系第七十三图(a)之c-c截面图。第七十四图系显示本发明之另一其他实施形态之半导体积体电路装置之一例的截面图。第七十五图系显示本发明之另一其他实施形态之半导体积体电路装置之一例的截面图。第七十六图系显示本发明之另一其他实施形态之半导体积体电路装置之一例的截面图。第七十七图系显示本发明之另一其他实施形态之半导体积体电路装置之一例的截面图。 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