| 主权项 |
1.一种半导体装置,其系于半导体基板上,由多数之MOS电晶体积集形成者,该MOS电晶体具有闸极及整合形成于该闸极之第1与第2杂质扩散层,其特征在于:于前述多数之MOS电晶体之中,关于与第1杂质扩散层成浮动之信号蓄积节点相连接之MOS电晶体,在第1及第2杂质扩散层之中之第2杂质扩散层表面,形成金属矽化膜,而关于此外之MOS电晶体,则系于第1及第2杂质扩散层双方之表面上形成金属矽化膜。2.一种半导体装置,其系具有半导体基板及排列形成于该半导体基板上之记忆胞;前述记忆胞系由MOS电晶体及电容器所构成;该MOS电晶体具有连接于字元线之闸电极及整合形成于该闸极上之第1与第2杂质扩散层,该电容系连接于前述第1及第2杂质扩散层中之第1杂质扩散层;且前述第2杂质扩散层连接于位元线;其特征在于:在构成前述记忆胞之MOS电晶体之第1及第2杂质扩散层中之第2杂之质扩散层之表面,形成金属矽化膜。3.如申请专利范围第2项之半导体装置,其中于前述MOS电晶体之闸极上形成金属矽化膜。4.如申请专利范围第2项之半导体装置,其中形成于前述MOS电晶体之第2杂质扩散层表面之金属矽化膜,系不拘限于前述位元线之导通部之尺寸及位置,而于前述第2杂质扩散层区域自行整合。5.如申请专利范围第2项之半导体装置,其中前述MOS电晶体之闸极之前述第1及第2杂质扩散层侧之侧壁,各形成第1及第2间隔绝缘膜,前述第1间隔绝缘膜与邻接于前述第1杂质扩散层侧之闸极之间隔绝缘膜相连续,覆盖于前述第1杂质扩散层上,与前述第2扩散层侧之第2间隔绝缘膜隔有特定之间隙而相分离,于该间隙被整合而于前述第2杂质扩散层表面形成金属矽化膜。6.如申请专利范围第2项之半导体装置,其中于前述半导体基板上积集形成具有多数之MOS电晶体之逻辑电路,于构成该逻辑电路之各MOS电晶体之源极、汲极扩散层及闸极表面自行整合形成金属矽化膜。7.一种半导体装置之制造方法,其特征在于包含以下步骤:于半导体基板上形成电容器之步骤;于半导体基板上形成MOS电晶体之步骤,该MOS电晶体系具有成为字元线之闸极,及于该闸极整合之第1及第2杂质扩散层,第1杂质扩散层连接于前述电容器之一方之节点者;于前述MOS电晶体之第2杂质扩散层表面形成金属矽化膜之步骤;及形成位元线之步骤,该位元线系经由前述金属矽化膜连接于前述MOS电晶体之第2杂质扩散层者。8.如申请专利范围第7项之半导体装置之制造方法,其中前述电容器系为沟电容器。9.如申请专利范围第7项之半导体装置之制造方法,其中前述金属矽化膜系与前述MOS电晶体之第2杂质扩散层区域同时于闸极各自自行整合而形成者。10.如申请专利范围第7项之半导体装置之制造方法,其中于前述金属矽化膜之形成步骤前具有以下之步骤:于前述MOS电晶体之闸极之前述第1及第2杂质扩散层侧之侧壁,各将第1及第2间隔绝缘膜以下述方式形成:即,将第1间隔绝缘膜与邻接于前述第1杂质扩散层侧之闸极之间隔绝缘膜相连续而覆盖前述第1杂质扩散层;将前述第2扩散层侧之第2间隔绝缘膜以特定之间与邻接于前述第2杂质扩散层侧之闸极之间隔绝缘膜相隔分离以使前述第2杂质扩散层露出。11.一种半导体装置之制造方法,其特征在于包含以下步骤:形成第1及第2沟电容器之步骤,该第1及第2沟电容器之电容器节点各被埋入于半导体基板之元件形成区域之两端部;将第1及第2闸极以及第1及第4闸极形成图案之步骤,该第1及第2闸极系成为:于被前述第1及第2沟电容器所夹之前述元件形成区域,隔第1间隔配置之相邻接之两个记忆胞之字元线者;该第3及第4闸极系对第1及第2闸极各隔以比第1间隔小之第2间隔,通过前述第1及第2沟电容器区域上而配置者;将前述各闸极作为遮罩,于前述元件形成区域渗杂入杂质,于前述第1闸极与第3闸极之间,及于第2闸极与第4闸极之间,形成各与前述第1及第2沟电容器之电容器节点连接之第1杂质扩散层;并同时。于前述第1及第2闸极之间形成由前述两个记忆胞所共有之第2杂货扩散层之步骤:形成间隔绝缘膜之步骤,其系于前述各闸极之侧壁上,在前述第1闸极与第3闸极之间及第2闸极与第4闸极之间,连续覆盖第1杂质扩散层,而于前述第1闸极与第2闸极之间分离使第2杂质扩散层露出者;形成金属矽化膜之步骤,其系形成于前述各闸极上,以及形成于露出于前述第1及第2闸极之间之第2杂质扩散层上;及形成位元线之步骤,该位元线系经由前述金属矽化膜连接于前述第2杂质扩散层者。12.一种半导体装置,其特征在于:具备:记忆胞阵列部,具有记忆胞及资讯传送用之第1电晶体;及逻辑电路部,具有第2电晶体;前述第1电晶体在源极、汲极扩散层及闸极中,仅于闸极表面形成金属矽化膜;前述第2电晶体在源极、汲极扩散层及闸极表面,形成金属矽化膜。13.一种半导体装置,其特征在于:具备:记忆胞阵列部,其具有第1电晶体及沟电容器,该第1电晶体系在源极、汲极扩散层及闸极之中,仅于闸极表面形成金属矽化膜者,该沟电容器之电容器节点系与前述源极、汲极扩散层之一方电性连接者;并具备:逻辑电路部,其具有第2电晶体,该第2电晶体系在源极、汲极扩散层及闸极表面,形成金属矽化膜者;前述第1电晶体之闸极侧壁上各形成第1及第2侧壁绝缘膜,前述第1侧壁绝缘膜系与邻接于前述源极、汲极扩散层之一方之侧之闸极之侧壁绝缘膜相连续,而覆盖前述源极、汲极扩散层之一方;前述源极、汲极扩散层之另一方侧之第2侧壁绝缘膜,系与邻接于前述源极、汲极扩散层之另一方侧之闸极之侧壁绝缘膜,隔特定之间隙而相隔分离。14.如申请专利范围第12项之半导体装置,其中前述金属矽化膜系为矽化钴膜。15.如申请专利范围第13项之半导体装置,其中前述金属矽化膜系为矽化钴膜。16.一种半导体装置之制造方法,其特征在于具备以下步骤:形成电容器之步骤,该电容器系于半导体基板之记忆胞阵列区域构成记忆胞者;形成第1电晶体及第2电晶体之步骤,该第1电晶体系于前述半导体基板之记忆胞阵列区域,闸极连续配设成为字元线,源极、汲极扩散层之一方连接于前述电容器,另一方成为位元线导通层者;该第2电晶体系同时形成于逻辑电路者;形成遮罩材之步骤,其系于前述记忆胞阵列区域之第1电晶体之闸极自行整合而覆盖位于其两侧之源极、汲极扩散层;使第1电晶体之闸极,及前述逻辑电路区域之第2电晶体之源极、汲极扩散层以及闸极表面露出者;及形成金属矽化膜之步骤,其系于前述第1电晶体之闸极、前述第2电晶体之源极、汲极扩散层以及闸极表面上,自行整合而形成者。17.一种半导体装置之制造方法,其特征在于具备以下步骤:形成电容器之步骤,该电容器系于半导体基板之记忆胞阵列区域,构成记忆胞者;形成第1电晶体及第2电晶体之步骤,该第1电晶体系于前述半导体基板之记忆胞阵列区域,闸极连续配设成为字元线,源极及汲极扩散层之一方连接于前述电容器,另一方成为位元线导通层,该等闸极与位元线导通层侧邻接之闸极间之空间,及该等闸极与电容器侧邻接之闸极间之空间相比较,以该等闸极与电容器侧邻接之闸极间之空间为较小且以小而不均一之间隔配列形成;该第2电晶体系同时形成于逻辑电路;形成侧壁绝缘膜之步骤,其系以于前述第1及第2电晶体之闸极侧面,将前述记忆胞阵列区域之间极间空间中之较狭小的空间予以埋住的方式形成者;形成高浓度杂质扩散层之步骤,该高浓度杂质扩散层系重叠于前述第1及第2电晶体之源极、汲极扩散层,于闸极及前述侧壁绝缘膜自行整合而形成者;顺次堆积第1及第2绝缘膜之步骤,其系于前述半导体基板上顺次堆积与前述侧壁绝缘膜同种之第1绝缘膜及与其异种之第2绝缘膜者;蚀刻 第2绝缘膜而仅残留前述记忆阵列区域之闸极间空间中之较广空间不予蚀刻之步骤;将前述第2绝缘膜作为遮单,蚀刻除去前述第1绝缘膜,而使前述记忆胞阵列区域之第1电晶体之闸极表而、前述逻辑电路区域之第2电晶体之源极、汲极扩散层及闸极表面露出之步骤;及形成金属矽化膜之步骤,其系于前述第1电晶体之闸极表面、及前述第2电晶体之源极、汲极扩散层及闸极表面,自行整合而形成者。图式简单说明:第一图本发明之第1实施形态之逻辑DRAM混载装置之DRAM胞阵列部之平面图。第二图第一图之A-A剖面图。第三图第1实施形态之逻辑电路部之MOS电晶体构造之剖面图。第四图第1实施形态之DRAM胞阵列部之电容器形成步骤元件分离步骤之表示平面图。第五图第四图之SEA-A线之剖面图。第六图第1实施形态之DRAM胞阵列部之MOS电晶体形成步骤之表示平面图。第七图第六图之沿A-A线之剖面图。第八图第1实施形态之用以形成间隔绝缘膜之膜堆积步骤之剖面图。第九图表示第1实施形态之用以形成间隔绝缘膜埋人之步骤之剖面图。第十图表示第1实施形态之氮化矽膜蚀刻之间隔绝缘膜形成步骤之剖面图。第十一图表示第1实施形态之用以形成矽化膜之砷离子注入步骤之剖面图。第十二图表示第1实施形态之用以形成矽化膜之氧化膜蚀刻步骤之剖面图。第十三图表示第1实施形态之形成矽化膜之步骤之剖面图。第十四图本发明之第2实施形态之DRAM胞阵列之配置布局图。第十五图第2实施形态之DRAM胞阵列区域及逻辑电路区域之剖面图。第十六图用以说明第2实施形态之制造步骤之剖面图。第十七图用以说明第2实施形态之制造步骤之剖面图。第十八图用以说明第2实施形态之制造步骤之剖面图。第十九图用以说明第2实施形态之制造步骤之剖面图。第二十图用以说明第2实施形态之制造步骤之剖面图。第二十一图用以说明第2实施形态之制造步骤之剖面图。第二十二图用以说明第2实施形态之制造步骤之剖面图。第二十三图用以说明第2实施形态之制造步骤之剖面图。第二十四图表示NZND型快闪记忆体之构造之路图。第二十五图表示将上述第1实施形态使用于NAND型快闪记忆体之情况下之构造之纵剖面图。第二十六图表示将上述第2实施形态使用于NAND型快闪记忆体之情况下之构造之纵剖面图。 |
