| 主权项 |
1.一种设于一半导体晶片之电阻元件,其包含有:一矽基材(Si substrate),其系为一内含有掺质(dopants)之第一型半导体,该第一型半导体可为一N型或P型半导体;一第一掺杂层,以离子布植的方式形成于该矽基材之一预定区域内,用来做为一电阻,该第一掺杂层系为一内含有掺质之第二型半导体,该第二型半导体系为一与该第一型半导体不同之N型或P型半导体,该第一掺杂层与该矽基材之交界面形成一第一PN介面,用来防止漏电;一第二掺杂层,以离子布植的方式形成于该第一掺杂层内之一预定区域内,该第二掺杂层系为一内含有掺质之第一型半导体,该第二掺杂层与该第一掺杂层之交界面形成一第二PN介面,用来防止漏电;一介电层,设于该矽基材之上并位于该第一掺杂层与第二掺杂层之上;一保护层(passivation),设于该介电层之上,其内含有复数个位置固定之固定电荷(fixed charge);以及一导电层,设于该介电层与该保护层之间,并位于该第一PN介面及第二PN介面与该矽基材表面交会处之上方,用来防止该保护层内之固定电荷所产生之电场会降低该第一PN介面及第二PN介面与该矽基材表面交会处之崩溃电压(breakdown voltage)。2.如申请专利范围第1项之电阻元件,其中该第一掺杂层系形成于该矽基材之一近似螺旋形之条状区域内,该螺旋形之条状区域之弧形边可使该第一PN介面与该矽基材表面交会处之崩溃电压均匀化。3.如申请专利范围第2项之电阻元件,其中该第二掺杂层之图形与该第一掺杂层相类似并形成于该第一掺杂层之近似螺旋形之条状区域内,该第二掺杂层之弧形边可使该第二PN介面与该矽基材表面交会处之崩溃电压均匀化。4.如申请专利范围第1项之电阻元件,其另包含有复数个第三掺杂层以离子布植的方式形成于该第二掺杂层内之复数个预定区域内,该第三掺杂层系为一第一型半导体且其掺质浓度大于该第二掺杂层,且该第三掺杂层各个相邻之预定区域间之间隔距离系小于一预定距离,该第三掺杂层之各个预定区域系用来做为一导电端,用来稳定该第二掺杂层之电位。5.如申请专利范围第1项之电阻元件,其中该导电层另包含有一导电端,用来连接一固定之电压源以防止该保护层之固定电荷会降低该第一PN介面及第二PN介面与该矽基材表面交会处之崩溃电压。6.如申请专利范围第5项之电阻元件,其中该导电层系由铝、铜或铝铜合金所构成。 |
