发明名称 具有掩埋汲极线之半导体记忆阵列及其程式化、读取、抹除之方法
摘要 一种半导体记忆阵列及其使用方法系提供,其具有一基底;复数记忆胞场效电晶体,形成于该基底上且排列成电晶体行列,各电晶体具有一通道区,插入于汲极及源极区之间且覆盖一控制闸极区;复数第一扩散延伸区,形成于连接各行电晶体的汲极区的该基底内;复数第二扩散延伸区,形成于连接各行电晶体的源极区的该基底内;及复数延伸导线,形成于连接各列电晶体的控制闸极区的该基底内。
申请公布号 TW411467 申请公布日期 2000.11.11
申请号 TW087119523 申请日期 1998.11.24
申请人 华邦电子股份有限公司 发明人 吴宗泽;高大彬;黄宝禄;詹东义
分类号 G11C16/04 主分类号 G11C16/04
代理机构 代理人 洪澄文 台北巿信义路四段二七九号三楼
主权项 1.一种半导体记忆阵列,包括:一基底;以及复数记忆胞场效电晶体,形成于该基底上且排列成电晶体行列,其中,各电晶体具有一通道,形成于该基底内且插入于汲极及源极扩散区之间,该电晶体更包括一控制闸极,形成于至少覆盖该通道区一第一部分的该基底上方,其中,同行电晶体的汲极及源极扩散区彼此连接,而同列电晶体的控制闸极则彼此连接。2.如申请专利范围第1项所述的半导体记忆阵列,其中,该些同行电晶体的汲极区是由形成于该基底内一第一扩散延伸区彼此连接。3.如申请专利范围第1项所述的半导体记忆阵列,其中,该些同行电晶体的源极区是由形成于该基底内一第二扩散延伸区彼此连接。4.如申请专利范围第1项所述的半导体记忆阵列,其中,该些同列电晶体的控制闸极是由形成于该基底上一延伸导线彼此连接。5.如申请专利范围第1项所述的半导体记忆阵列,其中,各记忆胞场效电晶体更包括一浮置闸极,至少形成于该电晶体的通道区一第二部分上方,并以一第一绝缘层彼此分离。6.如申请专利范围第5项所述的半导体记忆阵列,其中,各记忆胞场效电晶体的控制闸极区具有一第一部分,形成于该电晶体的通道区该第一部分上方,并以该第二绝缘层彼此分离。7.如申请专利范围第6项所述的半导体记忆阵列,其中,各记忆胞场效电晶体的控制闸极区具有一第二部分,其形成于该电晶体的浮置闸极上方,并以一第三绝缘层彼此分离。8.如申请专利范围第7项所述的半导体记忆阵列,其中,该第一、第二、第三绝缘层分别包含下列材料之一:氧化物,氮化物,氮氧化物,及氧化物、氮化物、氮氧化物的组合。9.如申请专利范围第6项所述的半导体记忆阵列,其中,各电晶体的通道区该第一及第二部分彼此相邻。10.如申请专利范围第1项所述的半导体记忆阵列,其中,该第二扩散延伸区连接相邻行相邻电晶体的源极区。11.如申请专利范围第1项所述的半导体记忆阵列,其中,该些电晶体的汲极区形成该些第一延伸扩散区的部分,其中,该些电晶体的源极区形成该些第二延伸扩散区的部分,且其中,该些电晶体的控制闸极形成该些延伸导线的部分。12.如申请专利范围第11项所述的半导体记忆阵列,其中,该些延伸导线包括下列材料之一:矽,耐火金属,矽化物,及矽、耐火金属、矽化物的组合。13.一种在一半导体记忆阵列中程式一选定储存位置的方法,其具有复数互连之储存位置行列,各储存位置为一电晶体,其具有一汲极区于一第一侧、一源极区于一通常与该第一侧相反的第二侧、一通道于该汲极区及该源极区之间、一控制闸极,其中,同行电晶体分享一连接该些电晶体的汲极区的共用延伸区,藉以形成该行的位元线,同行电晶体分享一连接该些电晶体的源极区的共用延伸区,藉以形成该行的源极线,同列电晶体则分享一连接该些电晶体的控制闸极区的共用延伸区,藉以形成该列的字元线,包括:施加一第一正电压至该选定储存位置的源极线;施加一第二正电压至该选定储存位置的字元线;施加一第三正电压至该选定储存位置在该源极区侧的所有位元线及源极线;及接地该选定储存位置及所有其他字元线在该汲极区侧的所有源极线及位元线。14.如申请专利范围第13项所述的方法,其中,该第一正电压系高于该第三正电压。15.如申请专利范围第14项所述的方法,其中,该第二正电压系低于该第三正电压。16.如申请专利范围第13项所述的方法,其中,该第一正电压约12V。17.如申请专利范围第16项所述的方法,其中,该第二正电压约2V。18.如申请专利范围第17项所述的方法,其中,该第三正电压约5V。19.一种在一半导体记忆阵列中读取一选定储存位置的方法,其具有复数互连之储存位置行列,各储存位置为一电晶体,其具有一汲极区于一第一侧、一源极区于一通常与该第一侧相反的第二侧、一通道于该汲极区及该源极区之间、一控制闸极,其中,同行电晶体分享一连接该些电晶体的汲极区的共用延伸区,藉以形成该行的位元线,同行电晶体分享一连接该些电晶体的源极区的共用延伸区,藉以形成该行的源极线,同列电晶体则分享一连接该些电晶体的控制闸极区的共用延伸区,藉以形成该列的字元线,包括:施加一第一正电压至该选定储存位置的字元线;施加一第二正电压至该选定储存位置的位元线;施加一第三正电压至该选定储存位置在该汲极区侧的所有位元线及源极线;及接地所有其他源极线、位元线、字元线。20.如申请专利范围第19项所述的方法,其中,该第一正电压系高于该第二正电压。21.如申请专利范围第20项所述的方法,其中,该第二及第三正电压约相等。22.如申请专利范围第19项所述的方法,其中,该第一正电压约4V。23.如申请专利范围第22项所述的方法,其中,该第二正电压约2V。24.如申请专利范围第23项所述的方法,其中,该第三正电压约2V。25.一种在一半导体记忆阵列中抹除一选定储存位置的方法,其具有复数互连之储存位置行列,各储存位置为一电晶体,其具有一汲极区于一第一侧、一源极区于一通常与该第一侧相反的第二侧、一通道于该汲极区及该源极区之间、一控制闸极,其中,同行电晶体分享一连接该些电晶体的汲极区的共用延伸区,藉以形成该行的位元线,同行电晶体分享一连接该些电晶体的源极区的共用延伸区,藉以形成该行的源极线,同列电晶体则分享一连接该些电晶体的控制闸极区的共用延伸区,藉以形成该列的字元线,包括:施加一第一正电压至一列该选定储存位置的字元线;及接地所有其他源极线、位元线、字元线。26.如申请专利范围第25项所述的方法,其中,该第一正电压约12V。
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