| 主权项 |
1.一种多模态快取构造,其系在具有一中央处理单元之积体电路中,上连接至一主记忆体单元,包括:一预先界定记忆体方块是可在多功能间位移;及一控制暂存器关联于预先界定记忆体方块具有多种状态位元于其间,其中每一该等状态位元对应该等多功能之一,及其中,具有一状态位元组,该预先界定记忆体方块执行相对应于被设定的该状态位元之一功能。2.根据申请专利范围第1项之多模态快取构造,其中该多种功能包括一快取模态,其中多快取组,每一具有多快取行,被储存在该预先界定记忆体方块内,一静态随机存取记忆体模态,一齐平模态和一无效模态,及其中该控制暂存器包括指定状态位元于该快取模态,该静态随机存取记忆体,该齐平模态和该无效模态,及其中该快取模态,该静态随机存取记忆体和该齐平模态是互斥功能。3.根据申请专利范围第2项之多模态快取构造,其中该预先界定记忆体方块,当在该快取模态,包括一签附随机存取记忆体和一资料随机存取记忆体埠,及其中该预先界定记忆体方块,当在该静态随机存取记忆体模态,包括一单一储存区域。4.根据申请专利范围第3项之多模态快取构造,其中该控制暂存器,具有该预先界定记忆体方块在该静态随机存取记忆体模态内,是一分节描述子暂存器。5.根据申请专利范围第2项之多模态快取构造,其中该预先界定记忆体方块是在一重设操作后之该快取模态内。6.根据申请专利范围第2项之多模态快取构造,其中存取是以字元长度单元于该预先界定记忆体方块是在该静态随机存取记忆体模态时。7.根据申请专利范围第2项之多模态快取构造,其中该预先界定记忆体方块在该齐平模态,存取一已被改良的快取组因为一预先存取导致该改良存取组被写入主记忆体。8.根据申请专利范围第2项之多模态快取构造,其中该预先界定记忆体方块是该无效模态,所有快取行是无效化及所有记忆体存取被导致该主记忆体。9.一种多模态快取构造,其系在具有一中央处理单元之积体电路中,且连接至一主记忆体单元,包括:一可位移在多种功能间的预先界定记忆体方块包括一快取模态,其中多快取组,每一具有多快取行,被储存在该预先界定记忆体方块内,一静态随机存取记忆体模态,一齐平模态和一无效模态,及其中该控制暂存器包括指定状态位元于其间以为该快取模态,该静态随机存取记忆体,该齐平模态和该无效模态,及其中该快取模态,该静态随机存取记忆体模态和该齐平模态是互斥功能;及一控制暂存器关联该具有多状态位元的预先界定记忆体方块,其中每一该等状态对应该等多功能之一,及其中,具有一状态位元组,该预先界定记忆体方块执行相对应于该设定的状态位元的一功能。10.根据申请专利范围第9项之多模态快取构造,其中该预先界定记忆体方块,当在该快取模态,包括一签附随机存取记忆体埠和一资料随机存取记忆体埠,及其中该预先界定记忆体方块,当在该静态随机存取记忆体模态,包括一单一储存区域,其中该控制暂存器,及该预先界定记忆体方块在该静态随机存取记忆体模态内,是一分节描述子暂存器。11.根据申请专利范围第9项之多模态快取构造,其中该预先界定记忆体方块是在一重设作动后之该快取模态内。12.根据申请专利范围第9项之多模态快取构造,其中存取是在字元长度单元于该预先界定记忆体方块在该静态随机存取记忆体模态内时。13.一种多模态快取构造,其系在具有一中央处理单元之积体电路中,且连接至一主记忆体单元,包括:一可位移在多种功能间的预先界定记忆体方块,包括一快取模态,其中多快取组,每一具有多快取行,被储存在该预先界定记忆体方块内,一静态随机存取记忆体模态,一齐平模态及一无效模态,及其中该控制暂存器包括指定为该快取模态的状态位元于其间,该静态随机存取记忆体,该齐平模熊和该无效模态,及其中该快取模态,该静态随机存取记忆体和该齐平模态是互斥功能,及其中该预先界定记忆体方块,当在该快取模态,包括一签附随机存取记忆体埠及一资料随机存取记忆体埠,及其中该预先界定记忆体方块,当在该静态随机存取记忆体模态,包括一单一储存区域;及一控制暂存器关联于该预先界定记忆体方块具有多状态位元于其间,其中每一该等状态位元对应该等多功能之一,及其中,具一状态位元组,该预先界定记忆体方块执行一相对应该被设定状态位元的一功能。14.根据申请专利范围第13项之多模态快取构造,其中该控制暂存器,具有该预先界定记忆体方块,在该静态随机存取记忆体模态,是一分节描述子暂存器。15.根据申请专利范围第13项之多模态快取构造,其中该预先界定记忆体方块是在一重设作动后的该快取模态内。16.根据申请专利范围第13项之多模态快取构造,其中存取是在字元长度单元于该预先界定记忆体方块是在该静态随机存取记忆体模态。17.根据申请专利范围第13项之多模态快取构造,其中具有该预先界定记忆体方块在该齐平模态,存取一已被改良的快取组因为一预先存取导致该改良快取组被写入主记忆体。18.根据申请专利范围第13项之多模态快取构造,其中具有该预先界定记忆体方块在该无效模态,所有快取行是无效化及所有记忆体存取被导向主记忆体。图式简单说明:第一图是本发明该系统上晶片的方块图;第二图是一记忆体方块在一快取模态的一方块图;第三图则呈现本发明的一控制暂存器;第四图则呈现本发明的一分节描述可暂存器。 |
