| 主权项 |
1.一种半导体记忆装置,其构成特征为包含有: 位元线; 字元线; 电镀电极; 强电介质电容器,其具有第1电极及第2电极,上述第 2电极系连接于上述电镀电极; MOS电晶体,其源极连接于上述第1电极,闸极连接于 上述字元线,汲极连接于上述位元线; 及, 连接于上述位元线之容量调整用电容器。2.如申 请专利范围第1项之半导体记忆装置,其中上述位 元线包含一对位元线(第1位元线及 第2位元线),另外更具有连接于上述第1位元线及上 述第2位元线之读出放大器。3.如申请专利范围第2 项之半导体记忆装置,其中上述容量调整用电容器 包含有一对容量调 整用电容器(第1容量调整用电容器及第2容量调整 用电容器),上述第1容量调整用电容器系 连接于上述第1位元线,上述第2容量调整用电容器 系连接于上述第2位元线。4.如申请专利范围第3项 之半导体记忆装置,其中上述第1容量调整用电容 器及上述第2容量 调整用电容器各别包含有多数个电容器。5.如申 请专利范围第4项之半导体记忆装置,其中上述多 数个电容器均各具有与上述强电介 质电容器大约相等之容量値。6.如申请专利范围 第4项之半导体记忆装置,其中在上述多数个电容 器中至少一个与上述位 元线之间设有切断装置。7.如申请专利范围第3项 之半导体记忆装置,其中上述第1容量调整用电容 器及第2容量调整 用电容器系由强电介质膜形成。8.如申请专利范 围第2项之半导体记忆装置,其中上述容量调整用 电容器系具有一定之容量 値,足以使上述第1位元线之读出电位与上述第2位 元线之读出电位间之电位差大于上述读出 放大器之最小动作电压。9.如申请专利范围第8项 之半导体记忆装置,其中上述容量値为最小者。10. 如申请专利范围第1项之半导体记忆装置,其中上 述容量调整用电容器系由强电介质膜所 形成者。11.如申请专利范围第10项之半导体记忆 装置,其中上述强电介质膜之材料之成分系系与上 述强电介质电容器之材料之成分系相同者。12.如 申请专利范围第10项之半导体记忆装置,其中上述 强电介质膜之形状及尺寸系与上述 强电介质电容器之形状及尺寸大约相同者。13.一 种半导体记忆装置,其构成特征为包含有: 成对之第1位元线及第2位元线; 字元线; 电镀电极; 信号线; 强电介质电容器,其具有第1电极与第2电极,上述第 2电极系连接于上述电镀电极; MOS电晶体,其源极系连接于上述强电介质电容器之 第1电极,闸极系连接于上述字元线,汲 极系连接于上述第1位元线; 连接于上述第1位元线及上述信号线间之第1容量 调整用电容器; 连接于上述第2位元线之第2容量调整用电容器;及 连接于上述第1位元线与上述第2位元线之读出放 大器。14.如申请专利范围第13项之半导体记忆装 置,其中于待机状态时,上述第1容量调整用电容 器中之一侧电极之逻辑电压与另一侧电极之逻辑 电压系互为不同者。15.如申请专利范围第13项之 半导体记忆装置,其中于待机状态时,上述第1容量 调整用电容 器中之一侧电极之逻辑电压与另一侧电极之逻辑 电压系均为“L"者。16.一种半导体记忆装置,其构 成为包含有: 成对之第1位元线与第2位元线; 成对之第1字元线与第2字元线 电镀电极; 信号线; 连接于上述电镀电极之第1强电介质电容器与第2 强电介质电容器; 第1 MOS电晶体,其源极系连接于上述第1强电介质电 容器,闸极系连接于上述第1字元线, 汲极系连接于上述第1位元线; 第2 MOS电晶体,其源极系连接于上述第2强电介质电 容器,闸极系连接于上述第2字元线, 汲极系连接于上述第2位元线; 连接于上述第1位元线与上述信号线间之第1容量 调整用电容器; 连接于上述第2位元线与上述信号线间之第2容量 调整用电容器; 连接于上述第1位元线与第2位元线间之读出放大 器;其特征为: 上述第2强电介质电容器之容量値系介于,上述第1 强电介质电容器写入逻辑电压“H"时之 上述第1强电介质电容器之容量値,与上述第1强电 介质电容器写入逻辑电压“L"时之上述 第1强电介质电容器之容量値之间。17.如申请专利 范围第16项之半导体记忆装置,其中上述第1容量调 整用电容器与第2容量调 整用电容器系各具有一定之容量値,当上述第1强 电介质电容器写入逻辑电压“H"时,足以 使上述第1位元线之读出电位与第2位元线之读出 电位间之电位差在上述读出放大器之最小动 作电压以上。18.一种半导体记忆装置,其构成特征 包含有: 成列配置之第1位元线与第2位元线之对,有多数对; 成行配置之字元线,有多数条; 电镀电极,有多数个; 连接于上述第1位元线与上述第2位元线之读出放 大器,有多数个; 连接于上述第1位元线之第1容量调整用电容器,与 连接于上述第2位元线之第2容量调整用电 容器之对,有多数对; 成行列配置之记忆单元,有多数个; 各记忆单元系包含有第1 MOS电晶体,第2 MOS电晶体, 第1强电介质电容器,及第2强电介质 电容器; 上述第1 MOS电晶体之闸极与上述第2 MOS电晶体之闸 极系连接于上述字元线; 上述第1 MOS电晶体之汲极与上述第2 MOS电晶体之汲 极系分别连接于上述第1位元线与上述 第2位元线; 上述第1 MOS电晶体之源极与上述第2 MOS电晶体之源 极系分别连接于上述第1强电介质电容 器之一侧电极与上述第2强电介质电容器之一侧电 极; 上述第1强电介质电容器之另一侧电极与上述第2 强电介质电容器之另一侧电极系连接于上述 电镀电极。19.一种半导体记忆装置之驱动方法,系 于申请专利范围第7项之半导体记忆装置中,为了 达 成上述第1容量调整用电容器及第2容量调整用电 容器之初期化,而对上述第1容量调整用电 容器及第2容量调整用电容器进行以逻辑电压“L" 写入上述第1位元线,以逻辑电压“H"写 入上述第2位元线,及以逻辑电压“H"写入上述第1 位元线,以逻辑电压“L"写入上述第2 位元线。20.一种半导体记忆装置之驱动方法,系于 申请专利范围第7项之半导体记忆装置中,为了达 成上述第1容量调整用电容器及第2容量调整用电 容器之初期化,而令上述第1位元线及第2位 元线之预充电信号为逻辑电压“H"。21.一种半导 体记忆装置之驱动方法,系于申请专利范围第15项 之半导体记忆装置中,为了 达成上述第1容量调整用电容器及第2容量调整用 电容器之初期化,而对上述第1容量调整用 电容器及第2容量调整用电容器进行以逻辑电压“ L"写入上述第1位元线,以逻辑电压“H" 写入上述第2位元线,及以逻辑电压“H"写入上述第 1位元线,以逻辑电压“L"写入上述第 2位元线。22.一种半导体记忆装置之驱动方法,系 于申请专利范围第15项之半导体记忆装置中,为了 达成上述第1容量调整用电容器及第2容量调整用 电容器之初期化,而令上述第1位元线及第2 位元线之预充电信号为逻辑电压“H"。图式简单 说明: 第一图系本发明之实施例1之电路构成图。 第二图系本发明之实施例1之动作时序图。 第三图系说明本发明之实施例1中,记忆单元之强 电介质电容器所使用之强电介质材料 之磁滞特性与记忆单元之资料之读出动作的关系 图。 第四图系说明本发明之实施例2中,记忆单元之强 电介质电容器所使用之强电介质材料 之磁滞特性与记忆单元之资料之读出动作的关系 图。 第五图系本发明之实施例2之位元线容量与记忆单 元之资料之读出电位差的关系图。 第六图系说明本发明之实施例3中,记忆单元之强 电介质电容器所使用之强电介质材料 之磁滞特性与记忆单元之资料之读出动作的关系 图。 第七图系本发明之实施例4之电路构成图。 第八图系本发明之实施例4之动作时序图。 第九图系说明本发明之实施例4中,记忆单元之强 电介质电容器所使用之强电介质材料 之磁滞特性与记忆单元之资料之读出动作的关系 图。 第十图系本发明之实施例5之电路构成图。 第十一图系本发明之实施例5之动作时序图。 第十二图系本发明之实施例6之电路构成图。 第十三图系本发明之实施例7之电路构成图。 第十四图系本发明之实施例8之电路构成图。 第十五图系本发明之实施例9之电路构成图。 第十六图系本发明之实施例9之动作时序图。 第十七图系说明本发明之实施例9中,记忆单元之 强电介质电容器所使用之强电介质材 料之磁滞特性与记忆单元之资料之读出动作的关 系图。 |
