| 主权项 |
1.一种电脑系统包含:一处理器;一记忆体,耦合至该处理器;多个元件,耦合至一第一滙流排;多个元件,耦合至一第二滙流排;一第一元件控制信号在第一滙流排上传输,该第一元件耦合至第一滙流排并由一双功能线耦合至该处理器1双功能线承载多种资讯;一第二元件控制信号在第二滙流排上传输,该第二元件耦合至第二滙流排,由多条信号线耦合至第一元件,并由在第一元件、第二元件及处理器之间承载信号之一链路耦合至双功能线;一仲裁电路,耦合至双功能线以仲裁存取该链路,因而第二元件仅在透过多条信号线之一送出一链路请求信号至第一元件之后存取该链路。2.如申请专利范围第1项之电脑系统,其中双功能线包含位址线且其中仲裁电路更仲裁对位址线之存取。3.如申请专利范围第1项之电脑系统,其中第一元件包含第一主状态机器,耦合至该仲裁电路以传送信号及从该仲裁电路接收信号,并用以透过该链路之多条信号线传输指令,位址及资料信号至第二元件;一第一副状态机器,用以透过该链路及多条信号线从第二元件接收指令、位址及资料信号;及一第一解码器,用以将由该处理器,第二元件、及该多个元件在滙流排上传输之位址解码。4.如申请专利范围第3项之电脑系统,其中第二元件包含:一第二主状态机器,用以透过链路及多条信号线传输指令、位址及资料信号至第一元件;一第二副状态机器,用以透过链路及多条信号线从第一元件接收指令、位址及资料信号;一第二解码器,用以将由第一元件及该多个元件在第二滙流排上传输之位址解码。5.如申请专利范围第4项之电脑系统,其中该多条信号线包含一用以承载一指示处理完成之信号的闲置信号线,一用以承载一指明指令信号正透过该链路被送出之信号的指令线,一用以从请求存取该链路之第二元件承载一链路请求信号之链路请求线,及一用以从指明链路为空闲之第一元件承载一链路核准信号之链路核准线。6.如申请专利范围第5项之电脑系统,其中第一主状态机器透过链路在决定目的处之前传输指令、位址及资料信号,且其中当决定目的处为第二滙流排上之元件时,第一主状态机器发出一GO指令至第二副状态机器,此GO指令指示第二副机器继续处理该等指令、位址及资料信号。7.如申请专利范围第6项之电脑系统,其中当决定目的处为第一滙流排上之一元件时,第一主状态机器发出一ABORT指令至第二副机器,此ABORT指令指示第二副机器停止处理该等指令、位址及资料信号。8.如申请专利范围第1项之电脑系统,其中第一元件及第二元件包含滙流排控制器。9.一种用以控制资讯在多个元件间传输之控制器,包含:一仲裁电路,用以控制存取一共用链路:一解码器电路,用以解码一目的处位址;一主电路,用以耦合至该仲裁电路及解码器,并由共用链路及多条信号线耦合至一副元件,该主电路透过共用链路传输多种信号至该副元件而不管目的处位址是否已被解码。10.如申请专利范围第9项之控制器,更包含一耦合至仲裁电路及解码器之副电路,并由共用链路及多条信号线耦合至一主元件、副电路透过共用链路从主元件接收多种信号。11.如申请专利范围第10项之控制器,其中该多种信号包含指令、位址及资料信号,该指令、位址及资料信号透过共用链路依一预定通信协定于不同时间传送。12.如申请专利范围第9项之控制器,其中该多条信号线包含:一链路请求信号线,经由此信号线,主电路从副元件接收一请求以为共用链路所用;一链路准许信号线,经由此信号线,主电路准许链路予副元件;一指令线,经由此线,主电路及主元件送出一指明指令信号正被传输之信号;一闲置信号线,经由此信号线,副电路及副元件送出一指明处理完成之信号。13.如申请专利范围第9项之控制器,其中共用链路更耦合至一耦合至一处理器之位址线,主电路透过位址线从处理器接收一位址以为副元件之用。14.如申请专利范围第12项之控制器,其中仲裁电路更控制对位址线之存取,处理器具有对位址线既定之存取。图式简单说明:第一图系一例示本发明之一具体实例之半导体组件之方块图。第二图系一例示本发明之第二具体实例之电脑系统之方块图。第三图系一例示本发明之第三具体实例之操作之流程图。第四图系一再例本发明之第四具体实例之操作之定时图。第五图系一例示用于本发明之第五具体实例之通信协定之表。第六图系一例示本发明之第六具体实例之控制器之方块图。第七图系一例示第六图之仲裁器之操作之状态图。第八图系一例示第六图之主控状态机器之操作之状态图。第九图系一例示第六图之从动状态机器之操作之定时图。第十图系一例示第六图之主控状态机器之操作之定时图。第十一图系一例示第六图之从动状态机器之操作之状态图。 |
