| 主权项 |
1.一种数位式电路,包含:一波形修饰电路,用以变化所输入之脉波信号之上升及下降;一开关,用以当所修饰之波形的电压超过相对于电源供应电压之临限値时连接一电源与一输出端,及当并未超过该临限値时断接该电源与该输出端;以及一电压控制电路,用以根据该电源之电压中之改变来变化该波形修饰电路之输出电压。2.如申请专利范围第1项之数位式电路,其中该电压控制电路包含连接于该波形修饰电路之一输出线及连接于一电源供应线之诸电容器。3.如申请专利范围第2项之数位式电路,其中累积于该等电容器上之电荷之容量表示一相对于该临限値与该开关之电源供应电压之比例的预定容量。4.一种集成电路,用以根据一预定之时间常数来修饰所输入之脉波信号之上升及下降,包含:一电阻器,用以接收一脉波信号;一第一电容器,串联连接于该电阻器;以及一第二电容器,其中一端系并联连接于该第一电容器,而另一端则连接于相对应该脉波信号之高准位的电源供应电压。5.一种延迟电路,用以延迟所输入之脉波信号,包含:一电阻器,用以接收一脉波信号;一第一电容器,串联连接于该电阻器;一第二电容器,其中一端系并联连接于该第一电容器,而另一端则连接于相对应该脉波信号之高准位的电源供应电压;以及一开关,具有一输出端连接于该第一电容器与第二电容器之连接点,其中此开关于当接收自该连接点之信号超过一预定之临限値时连接该电源于该输出端,及当接收自该连接点之信号下降于一预定临限値之下方时断接该电源与该输出端。6.如申请专利范围第5项之延迟电路,其中该第一及第二电容器累积具有相同静电容量之电荷。7.如申请专利范围第5项之延迟电路,其中该第一及第二电容器累积具有相对于该开关之临限値之不同静电容量之电荷。8.如申请专利范围第5项之延迟电路,其中一第一非(NOT)电路被进一步地配置用以反相该输入信号及输入其至该集成电路;以及该开关系配置有一第二非(NOT)电路,用于在施加一超过一预定临限値之电压的期间输出反相之信号。9.一种延迟电路,具有一输入端用以输入脉波信号及一输出端用以输出所延迟之脉波信号,包含:一第一反相器,用以反相一接收自该输入端之脉波信号;一集成电路,配置有一电阻器及一第一电容器且设计为集成接收自该第一反相器之脉波信号;一第二电容器,连接于该电源及该第一电容器;以及一第二反相器,用以当该信号之电压高于或低于一预定之临限値时反相由该集成电路与该第二电容器所输出之信号。10.如申请专利范围第9项之延迟电路,其中该第二反相器配置有CMOS电晶体;该等CMOS电晶体系使得一n通道电晶体及一p通道电晶体之闸极分别地连接于该第一及第二电容器;该p通道电晶体之源极系连接于该电源;以及具有此等通道之电晶体之汲极系连接于该输出端。11.如申请专利范围第10项之延迟电路,其中该n通道电晶体之源极系接地。12.如申请专利范围第10项之延迟电路,其中该第1及第二电容器之电容总和系设定在相同于当一单一电容器被利用来实现与该等CMOS电晶体之临限値同时建立之该集成电路之时间常数时所获得之电容之准位。13.如申请专利范围第10项之延迟电路,其中该第一及第二电容器之电容总和系设定在相同于C之准位,以便建立一集成电路之时间常数,其中C系一单一电容器之电容用以确定该集成电路之时间常数。14.如申请专利范围第10项之延迟电路,其中该第二反相器之临限値系设定为〝电源供应电压/a〞之値,其中a系1或大于1之常数;以及该第一电容器C1与第二电容器C2之电容比例C2/C1系设定为〝a-1〞之値。15.如申请专利范围第10项之延迟电路,其中该第二反相器之临限値系设定为该电源供应电压之1/2;以及该第一电容器与第二电容器之电容比例系设定为1:1。16.一种半导体积体电路,具有如申请专利范围第10项中所界定之一延迟电路。17.一种延迟电路,包含:用以集成一输入信号之装置;用以施加一电源之杂讯成分于该集成装置所输出之信号之电压之装置;以及用以利用该电源供应电压之比例作为一临限値以修饰来自该施加装置之信号波形之装置。18.一种延迟电路,包含:用以集成一输入信号之装置;用以利用该电源供应电压之比例作为一临限値以修饰来自该施加装置之信号波形之装置;以及用以根据该电源中所产生之杂讯来动态地变化该临限値之装置。图式简单说明:第一图系一方块图,描绘本发明之一实施例之结构;第二图系一电路图,描绘根据本发明之集成电路及延迟电路之结构;第三图系一电路图,描绘根据本发明之数位式电路之结构;第四图a至第四图d系信号波形图,描绘该延迟电路之作业;第五图a及第五图b系该集成电路之等效电路图;第六图系一图式,描绘其中反相器102之临限値及集成电路104之输出电压根据电源供应电压之方式;第七图系一电路图,描绘一习知之数位式电路;以及第八图a至第八图d系信号波形图,描绘该习知数位式电路之作业。 |
