| 主权项 |
1.一种半导体电路,其特征在于:具备串联连接于第一电压端子和比此低电压之第二电压端子之间的第一及第二NMOS电晶体,藉由将前述第一NMOS电晶体之汲极端子设定在前述第一电压,将其闸极端子设定在比前述第一电压低、比前述第二电压高的预定基准电压,使前述第二NMOS电晶体之汲极端子不受前述第一电压影响,为了前述第二NMOS电晶体在其闸极电压和汲极电流线性变化的线性区域动作,将预定电压施加于前述第二NMOS电晶体之闸极端子而使前述第二NMOS电晶体起作用作为阻抗元件者。2.一种半导体电路,其特征在于:具备第一及第二NMOS电晶体:串联连接于第一电压端子和比此低电压之第二电压端子之间;及,差动放大器:根据比前述第一电压低、比前述第二电压高的预定基准电压,进行反馈控制,以免输出电平变动,藉由将前述第一NMOS电晶体之汲极端子设定在前述第一电压,将其闸极端子根据前述差动放大器之输出设定在比前述第一电压低、比前述基准电压高的电压,使前述第二NMOS电晶体之汲极端子不受前述第一电压影响,为了前述第二NMOS电晶体在其闸极电压和汲极电流线性变化的线性区域动作,将预定电压施加于前述第二NMOS电晶体之闸极端子而使前述第二NMOS电晶体起作用作为阻抗元件者。3.根据申请专利范围第2项之半导体电路,其中具备和前述第一NMOS电晶体同一结构的第三NMOS电晶体,为了前述第二NMOS电晶体的汲极电压不受前述第一NMOS电晶体的临界电压影响,在前述差动放大器之输出端子和前述第一NMOS电晶体之闸极端子之间连接前述第三NMOS电晶体。4.一种半导体电路,其特征在于:具备第一及第二NMOS电晶体:串联连接于第一电压端子和比此低电压之第二电压端子之间;及,差动放大器:根据比前述第一电压低、比前述第二电压高的预定基准电压,进行反馈控制,以免输出电平变动,藉由将前述第一NMOS电晶体之汲极端子设定在前述第一电压,将其闸极端子根据前述差动放大器之输出设定在比前述基准电压低、比前述第二电压高的电压,使前述第二NMOS电晶体之汲极端子不受前述第一电压影响,为了前述第二NMOS电晶体在其闸极电压和汲极电流线性变化的线性区域动作,将预定电压施加于前述第二NMOS电晶体之闸极端子而使前述第二NMOS电晶体起作用作为阻抗元件者。5.一种半导体电路,其特征在于:具备第一及第二NMOS电晶体:串联连接于第一电压端子和比此低电压之第二电压端子之间;差动放大器:根据比前述第一电压低、比前述第二电压高的预定基准电压,进行反馈控制,以免输出电平变动;电阻分压电路:将按照前述差动放大器之输出而变化的电压电阻分压,输出比前述第一电压高电压的第三电压以下而前述第二电压以上的不同多数电压;及,电压选择电路:根据来自外部的控制信号,选择由前述电阻分压电路所输出的电压之任何一个,藉由将前述第一NMOS电晶体之汲极端子设定在前述第一电压,将闸极端子设定在以前述电压选择电路所选择的电压,使前述第二NMOS电晶体之汲极端子不受前述第一电压影响,为了前述第二NMOS电晶体在其闸极电压和汲极电流线性变化的线性区域动作,将预定电压施加于前述第二NMOS电晶体之闸极端子而使前述第二NMOS电晶体起作用作为阻抗元件者。6.根据申请专利范围第1项之半导体电路,其中前述预定电压为比前述第一电压高电压的第三电压。7.根据申请专利范围第2项之半导体电路,其中前述预定电压为比前述第一电压高电压的第三电压。8.根据申请专利范围第3项之半导体电路,其中前述预定电压为比前述第一电压高电压的第三电压。9.根据申请专利范围第4项之半导体电路,其中前述预定电压为比前述第一电压高电压的第三电压。10.根据申请专利范围第5项之半导体电路,其中前述预定电压为比前述第一电压高电压的第三电压。11.根据申请专利范围第1项之半导体电路,其中前述预定电压为比前述第一电压高电压的第三电压以下而前述第二电压以上的电压。12.根据申请专利范围第2项之半导体电路,其中前述预定电压为比前述第一电压高电压的第三电压以下而前述第二电压以上的电压。13.根据申请专利范围第3项之半导体电路,其中前述预定电压为比前述第一电压高电压的第三电压以下而前述第二电压以上的电压。14.根据申请专利范围第4项之半导体电路,其中前述预定电压为比前述第一电压高电压的第三电压以下而前述第二电压以上的电压。15.根据申请专利范围第5项之半导体电路,其中前述预定电压为比前述第一电压高电压的第三电压以下而前述第二电压以上的电压。16.根据申请专利范围第1项之半导体电路,其中具备电阻分压电路:利用电阻分压输出比前述第一电压高电压的第三电压以下而前述第二电压以上的不同多数电压;及,电压选择电路:根据来自外部的控制信号,选择由前述电阻分压电路所输出的电压之任何一个作为前述预定电压。17.根据申请专利范围第2项之半导体电路,其中具备电阻分压电路:利用电阻分压输出比前述第一电压高电压的第三电压以下而前述第二电压以上的不同多数电压;及,电压选择电路:根据来自外部的控制信号,选择由前述电阻分压电路所输出的电压之任何一个作为前述预定电压。18.根据申请专利范围第3项之半导体电路,其中具备电阻分压电路:利用电阻分压输出比前述第一电压高电压的第三电压以下而前述第二电压以上的不同多数电压;及,电压选择电路:根据来自外部的控制信号,选择由前述电阻分压电路所输出的电压之任何一个作为前述预定电压。19.根据申请专利范围第4项之半导体电路,其中具备电阻分压电路:利用电阻分压输出比前述第一电压高电压的第三电压以下而前述第二电压以上的不同多数电压;及,电压选择电路:根据来自外部的控制信号,选择由前述电阻分压电路所输出的电压之任何一个作为前述预定电压。20.根据申请专利范围第5项之半导体电路,其中具备电阻分压电路:利用电阻分压输出比前述第一电压高电压的第三电压以下而前述第二电压以上的不同多数电压;及,电压选择电路:根据来自外部的控制信号,选择由前述电阻分压电路所输出的电压之任何一个作为前述预定电压。21.根据申请专利范围第1项之半导体电路,其中前述第一NMOS电晶体,系临界电压为略0伏特的Itype之NMOS电晶体。22.根据申请专利范围第2项之半导体电路,其中前述第一NMOS电晶体,系临界电压为略0伏特的Itype之NMOS电晶体。23.根据申请专利范围第3项之半导体电路,其中前述第一NMOS电晶体,系临界电压为略0伏特的Itype之NMOS电晶体。24.根据申请专利范围第4项之半导体电路,其中前述第一NMOS电晶体,系临界电压为略0伏特的Itype之NMOS电晶体。25.根据申请专利范围第5项之半导体电路,其中前述第一NMOS电晶体,系临界电压为略0伏特的Itype之NMOS电晶体。26.根据申请专利范围第1项之半导体电路,其中前述第一NMOS电晶体,系临界电压为正値的加强型NMOS电晶体。27.根据申请专利范围第2项之半导体电路,其中前述第一NMOS电晶体,系临界电压为正値的加强型NMOS电晶体。28.根据申请专利范围第3项之半导体电路,其中前述第一NMOS电晶体,系临界电压为正値的加强型NMOS电晶体。29.根据申请专利范围第4项之半导体电路,其中前述第一NMOS电晶体,系临界电压为正値的加强型NMOS电晶体。30.根据申请专利范围第5项之半导体电路,其中前述第一NMOS电晶体,系临界电压为正値的加强型NMOS电晶体。31.一种半导体电路,系具备一端设定在第一电压、他端设定在比前述第一电压低电压的第二电压之阻抗元件,其特征在于:具备多数电阻元件:串联连接于前述第一及第二电压端子间;及,开关:根据来自外部的控制信号,选择这些电阻元件间之连接处的电压中任何一个电压,利用前述开关之一端和前述第二电压端子之间的阻抗作为前述阻抗元件者。32.根据申请专利范围第1项之半导体电路,其中系具备多数反相器:串联连接;电容器:连接于电源电压或接地端子和前述各反相器之输出之间;及,电阻:限制从前述反相器之电源端子流到接地端子的电流,以按照前述电阻之电阻値和前述电容器之电容量之积的振荡频率振荡之半导体电路,利用前述阻抗元件作为前述电阻。33.根据申请专利范围第2项之半导体电路,其中系具备多数反相器,串联连接;电容器:连接于电源电压或接地端子和前述各反相器之输出之间;及,电阻:限制从前述反相器之电源端子流到接地端子的电流,以按照前述电阻之电阻値和前述电容器之电容量之积的振荡频率振荡之半导体电路,利用前述阻抗元件作为前述电阻。34.根据申请专利范围第3项之半导体电路,其中系具备多数反相器:串联连接;电容器:连接于电源电压或接地端子和前述各反相器之输出之间;及,电阻:限制从前述反相器之电源端子流到接地端子的电流,以按照前述电阻之电阻値和前述电容器之电容量之积的振荡频率振荡之半导体电路,利用前述阻抗元件作为前述电阻。35.根据申请专利范围第4项之半导体电路,其中系具备多数反相器:串联连接;电容器:连接于电源电压或接地端子和前述各反相器之输出之间;及,电阻:限制从前述反相器之电源端子流到接地端子的电流,以按照前述电阻之电阻値和前述电容器之电容量之积的振荡频率振荡之半导体电路,利用前述阻抗元件作为前述电阻。36.根据申请专利范围第5项之半导体电路,其中系具备多数反相器:串联连接;电容器:连接于电源电压或接地端子和前述各反相器之输出之间;及,电阻:限制从前述反相器之电源端子流到接地端子的电流,以按照前述电阻之电阻値和前述电容器之电容量之积的振荡频率振荡之半导体电路,利用前述阻抗元件作为前述电阻。37.根据申请专利范围第31项之半导体电路,其中系具备多数反相器:串联连接;电容器:连接于电源电压或接地端子和前述各反相器之输出之间;及,电阻:限制从前述反相器之电源端子流到接地端子的电流,以按照前述电阻之电阻値和前述电容器之电容量之积的振荡频率振荡之半导体电路,利用前述阻抗元件作为前述电阻。图式简单说明:第一图为显示第一实施形态之振荡电路结构的电路图。第二图为显示第二实施形态之振荡电路结构的电路图。第三图为显示第三实施形态之振荡电路结构的电路图。第四图为显示第四实施形态之振荡电路结构的电路图。第五图为显示第五实施形态之振荡电路结构的电路图。第六图为显示在第五图所用之运算放大器详细结构的电路图。第七图为显示第六实施形态之振荡电路结构的电路图。第八图为显示第八实施形态之振荡电路结构的电路图。第九图为显示第八实施形态之振荡电路结构的电路图。第十图为显示第九实施形态之振荡电路结构的电路图。第十一图为显示这种振荡电路一例的电路图。第十二图为第十一图之振荡电路的等效电路图。 |
